综述：用于增强电子器件的二维半导体基场效应晶体管的战略性迁移率工程

这篇综述系统评述了二维（2D）半导体基场效应晶体管（FET）中迁移率工程的策略，涵盖了掺杂、金属-半导体界面优化、有效质量工程、散射机制调控、功函数调谐和应变工程等方法。文章强调了迁移率在决定器件性能中的核心作用，指出了当前面临的关键挑战（如接触电阻和不良沟道特性），并探讨了如何通过材料层面和器件层面的创新来克服这些限制，最终推动2D材料从实验室研究向高性能、高能效电子器件的实际应用转化。

　　

1 引言

随着硅基电子学逐渐逼近摩尔定律的物理极限，二维（2D）半导体因其原子级厚度和固有的高载流子迁移率而成为下一代电子器件的有力候选者。这些材料提供了卓越的静电控制能力，可缓解短沟道效应，同时支持器件尺寸的持续微缩。然而，诸如接触电阻和欠佳的沟道特性等挑战仍然阻碍着载流子传输，因此需要先进的迁移率工程策略。载流子迁移率是一个基本参数，它量化了在施加电场的作用下，电荷载流子（电子或空穴）在半导体材料中移动的效率。高载流子迁移率能够实现更快的开关速度、更低的功耗以及整体上更优的器件性能，这使其成为设计和选择下一代电子器件材料的关键因素。

在2D半导体中，迁移率受到三个关键参数的强烈影响：工作温度、载流子浓度以及缺陷/杂质。鉴于晶体管在电子应用中的核心地位，2D材料的电学特性通常使用FET平台进行评估。典型的FET是一种三端电子器件，由源极、漏极和栅极电极组成。近年来，采用FET结构的2D半导体取得了显著进展，其中一些展现了优于其体材料对应物的迁移率特性。尽管前景广阔，但2D材料在向实用电子器件过渡和采纳过程中仍面临重大障碍。高接触电阻、较差的晶体质量以及不兼容的介电环境等挑战会降低载流子迁移率。

2 实现高迁移率2D FET的主要挑战

在2D电子学及其多样应用中，晶体管是基本构建模块。在各种晶体管设计中，场效应晶体管（FET）尤为重要，因为它们为检验原子级薄半导体的电学特性及其在功能器件中的性能提供了必要且直接的平台。一个典型的2D FET包含一个作为沟道的半导体材料，两端有金属漏极和源极电极，以及一个作为栅极以调制载流子浓度的介电层。

在这个多层次框架中，载流子迁移率是评估电荷传输效率最直接的品质因数，但它受到两个根本不同尺度的影响。在材料层面，目标是选择或设计本身本征迁移率（μ_int）就高的晶体，因为μ_int代表了完美晶体内载流子传输的理论上限，仅受限于诸如声子散射、能带结构、本征介电屏蔽等基本相互作用。然而，实验上，由于不可避免的外部散射贡献（如接触电阻、介电环境和界面陷阱态），测量μ_int具有挑战性。相比之下，场效应迁移率（μ_FE）可以从晶体管的转移特性中提取，它不仅反映了本征散射，还反映了上述外部不利因素。因此，μ_FE为衡量工程进展和器件级传输性能提供了最现实的基准。

2.1 沟道

FET沟道是位于源极和漏极电极之间的狭窄区域，作为电荷载流子的路径。这些载流子在施加电场的影响下通过沟道移动，该电场由栅极电压调制，栅极电压控制载流子浓度，从而控制器件中的电流。影响载流子迁移率的关键因素包括沟道厚度、掺杂浓度以及各种散射机制的存在。更薄的沟道可以增强静电控制，但也会导致表面粗糙度和声子散射的增加。类似地，更高的掺杂水平可以提高载流子浓度，但可能引入电离杂质散射。

2.2 接触

金属-半导体（M-S）接触是任何晶体管中的重要组成部分，因为它们控制着外部电路和半导体沟道之间电荷注入的效率。在过去的几十年里，体半导体上的这些接触通过重掺杂接触区域以减少空间电荷宽度得到了优化。然而，在原子级薄的2D半导体上实现欧姆接触仍然是一个重大挑战，这主要是由于有效掺杂这些材料的困难以及制造过程中可能造成的损伤。这些问题可能导致高接触电阻，进而阻碍电荷注入并降低电子器件的整体性能。

3 迁移率工程策略

制造技术的近期进展以及理论和实验研究中的创新方法使得通过调整2D材料中的晶体结构、应变和缺陷，在迁移率方面取得了实质性改善。这些进步为开发在室温下具有高载流子迁移率的下一代电子器件开辟了广阔前景。每种迁移率工程策略的有效性高度依赖于材料，选择适当的策略需要考虑目标应用的本征特性。

3.1 金属-半导体界面

在各种迁移率工程策略中，金属-半导体（M-S）界面优化通过降低接触电阻直接影响器件性能。在基于2D半导体的FET中，高载流子迁移率从根本上受到接触电阻（R_c）的限制，R_c控制着从金属电极到半导体沟道的电荷注入效率。尽管本征沟道可能表现出优异的传输特性，但高的R_c值可能通过主导整体器件电阻而掩盖这些能力。因此，优化M-S界面的质量至关重要，因为不良的界面条件会导致肖特基势垒的形成和费米能级钉扎，显著阻碍电荷注入并限制迁移率的增强。

3.1.1 金属诱导带隙态（MIGS）

半导体中原始的状态密度（DOS）是其电子结构的基线。引入金属界面可以有效地改变半导体的电子环境，在半导体带隙内产生金属诱导带隙态（MIGS）。MIGS强烈影响界面电荷分布和肖特基势垒高度，随后增加R_c并阻碍电荷注入效率。这些MIGS表现出反映接触金属特性的DOS分布。具体来说，它们在半导体价带边缘附近包含类施主态，在导带边缘附近包含类受主态。这导致了一种称为带隙态钉扎的现象，即费米能级被固定在金属诱导带隙态的交叉点附近。尽管这种钉扎态在能量上是有利的，但如果费米能级位于半导体的带隙内，则可能导致肖特基势垒的形成。这种势垒严重阻碍电荷注入，从而限制了器件的效率和性能。

3.1.2 范德瓦尔斯接触

传统的直接金属沉积方法通常会损坏2D半导体脆弱的晶格结构，引入缺陷，显著提高R_c。以弱范德瓦尔斯相互作用为特征的范德瓦尔斯（vdW）接触为创建高质量M-S界面提供了一种有前景的替代方案。这种方法涉及将预图案化的金属电极转移到2D半导体上，显著减少界面无序，减轻费米能级钉扎，并最小化缺陷相关的带隙态。

3.1.3 边缘接触

边缘接触通过提供卓越的电荷注入效率、更低的R_c和改善的界面质量，强烈影响2D器件中的载流子迁移率，与传统的表面接触相比。边缘接触的多层MoS₂器件 consistently 优于顶接触配置，在超薄样品中实现了显著的迁移率改进。

3.1.4 非破坏性接触掺杂

另一种优化M-S界面的新兴策略利用接触区域附近的非破坏性静电掺杂来增强迁移率，同时不损害沟道结晶度。通过在接触区域施加局部电场，这种方法调制M-S结处的载流子密度，有效降低肖特基势垒高度并改善电荷注入。

3.2 功函数工程

除了界面优化之外，通过功函数工程调整金属-半导体能量对齐提供了另一种降低接触电阻和改进载流子注入的途径。材料的功函数，定义为真空能级与其费米能级之间的能量差，从根本上决定了M-S界面处的能带对齐，关键地影响接触电阻（R_c），从而影响半导体技术中的器件性能。具体来说，这些界面处的能带对齐决定了肖特基势垒高度（SBH），影响载流子注入效率。

3.2.1 接触金属的选择

选择适当的接触金属对于实现最佳器件性能至关重要。各种金属的功函数极大地影响了MoS₂的器件性能，揭示了从Sc到Pt接触的导通态电流系统性下降，这反映了金属特定的载流子注入效率。

3.2.2 表面功能化

表面功能化通过 targeted 化学修饰，为精确操纵2D半导体的电子特性提供了有效途径，从而能够可调地控制功函数、能带对齐和电荷传输特性，进而为优化器件性能提供了强大工具。

3.2.3 热退火

热退火提供了另一种修改和优化M-S界面的稳健方法，能够精确控制界面特性以及消除缺陷和杂质。受控的退火处理在M-S界面诱导结构和化学重构，从而直接影响电荷传输特性并提高载流子注入效率。

3.3 掺杂工程

除了外部界面修改之外，通过掺杂直接改变载流子浓度提供了改善2D器件性能的根本途径。掺杂工程对于调制2D半导体中的载流子密度至关重要，类似于传统硅基技术中的热扩散或离子注入方法。然而，2D材料的原子级厚度对掺杂技术提出了严格的要求，需要采用与CMOS工艺兼容且避免对脆弱晶格造成结构损伤的方法。

3.3.1 替代掺杂

替代掺杂涉及在2D晶格结构内有意地用掺杂剂原子替换宿主原子，引入施主或受主态以实现n型或p型掺杂。适当的掺杂剂选择至关重要，影响掺杂极性及其产生的器件特性。

3.3.2 离子注入

离子注入是传统体半导体中广泛使用的技术，能够精确控制掺杂浓度，但也存在对原子级薄2D材料造成晶格损伤的相关风险。尽管存在这种限制，受控的离子注入技术，包括离子液体门控和等离子体掺杂，已显示出显著的迁移率改进。

3.3.3 表面电荷转移

表面电荷转移掺杂提出了一种高度有前景的非破坏性掺杂方法，可在没有太多晶格 distortion 的情况下实现可控的n型或p型掺杂。诸如H₂O、NH₃、NO₂和NO等分子可以吸附在TMDC表面上，通过物理吸附或化学吸附相互作用改变其电子结构。

3.4 有效质量

除了载流子浓度之外，通过有效质量工程改变电子能带结构提供了提高迁移率的额外策略。半导体中电荷载流子的有效质量（m）是一个基本参数，直接影响其迁移率。m代表了电子或空穴在晶体晶格的周期性势内对外部力的响应方式，并从电子能带的曲率定义。

3.4.1 层厚度

层厚度控制了2D材料中面外量子限制的强度，重塑了能带边缘曲率，从而改变了m*。以MoS₂为例，当从体材料减薄到单层时，Γ处的层间耦合被淬灭，带隙迁移到K谷，这使色散变陡，并导致从间接带隙到直接带隙的转变。

3.4.2 全局应变

机械应变为修改2D半导体中的能带结构从而改变m*提供了一种直接手段。应变已被证明有利于传统Si技术中晶体管的载流子迁移率，其中拉伸应变通过分裂简并的导带谷来提高电子迁移率，而压缩应变通过提升轻空穴带和重空穴带之间的简并性来增强空穴迁移率。

3.5 散射工程

即使具有有利的有效质量，载流子迁移率仍然受到散射过程的限制，这使得散射工程成为迁移率增强的重要组成部分。2D半导体中的迁移率不仅取决于载流子有效质量（m*），还取决于散射平均自由时间（τ_m）。由于其原子级薄的沟道，2D半导体中的电荷载流子特别容易受到内部和外部散射源的影响。因此，对材料内各种散射过程进行工程化处理对于减少这些相互作用的 impact 以恢复理论预测的高本征迁移率变得至关重要。

3.5.1 h-BN封装

六方氮化硼（h-BN）被广泛认为是一种理想的绝缘体，可用作衬底，因为它具有原子级平坦的表面、超低陷阱密度、低表面粗糙度和优异的介电特性。大量研究表明，用h-BN替代SiO₂作为支撑介电层可以揭示本征传输——首先是在石墨烯中，最近是在TMDCs中。

3.5.2 介电屏蔽

介电屏蔽指的是介电材料屏蔽电荷载流子免受外部电场影响的能力，从而调制它们的运动和散射。与前面的讨论类似，围绕2D沟道的介电环境可以引入不同水平的屏蔽和散射现象，从而影响电荷传输。

3.5.3 局部应变

局部应变工程涉及对材料施加局部机械应力或应变，通过调制其能带结构、有效质量和载流子散射率来改变电子特性。对于2D材料，可以通过产生晶格 distortion（例如波峰、凸起、波纹、皱纹、气泡）来诱导局部应变。

4 展望与结论

2D材料的快速发展为持续的器件微缩以及作为补充技术来增强和扩展传统硅基系统的能力带来了巨大潜力。本综述强调了迁移率工程在释放2D半导体全部潜力中的关键作用，范围从材料层面的进步到器件优化，最终到系统级集成。

迁移率下降——主要是由于沟道内的声子散射和金属-半导体界面处的高接触电阻——仍然是一个核心障碍。为了解决这个问题，已经开发了诸如散射工程、有效质量工程、掺杂优化和界面工程等策略。这些方法减少了有害的声子相互作用，优化了能带结构，并改善了接触注入效率，使得室温迁移率在各种2D半导体中从几个cm²V^?1s^?1提高到超过1000 cm²V^?1s^?1。这些改进不仅增强了单个器件的性能，而且为其集成到日益复杂的电子系统中奠定了基础。

尽管取得了这些进步，将实验室规模的突破转化为行业就绪的技术仍然是一个挑战。关键障碍包括晶圆级、均匀且无缺陷的2D薄膜的合成、无晶格损伤的精确掺杂控制、接触工程技术（如vdW和边缘接触）的可重复性和可扩展性，以及持续限制载流子迁移率的有害散射机制的抑制。此外，平衡迁移率增强与制造复杂性和成本对于实际集成到商业电子器件中以及与CMOS工艺的兼容性仍然至关重要。

最终，2D FET的未来取决于材料合成、器件工程和系统集成方面的协调进展。它们固有的优势——高载流子迁移率和低功耗——使其成为下一代计算架构中密集集成的有希望的候选者。克服每个层面的当前挑战将协同实现强大、高能效和可扩展的电子系统的创建。作为硅的专业化补充，2D技术有望推动电子设计的创新，超越传统硅基系统的能力。