面向3D超高密度存储的50纳米磁隧道结CMOS集成磁移位寄存器可靠读取技术

《IEEE Journal of the Electron Devices Society》：Demonstration of Reliable Magnetic Shift Register Reading Using 50 nm MTJs on CMOS IC Toward 3D Ultra High Density Memory

为解决传统磁移位寄存器(SR)中磁隧道结(MTJ)与纳米线(NW)直接堆叠导致的工艺兼容性差、性能受限及无法实现无外场操作等难题，研究人员提出了一种基于“远程MTJ”读取概念的新型3D磁移位寄存器(3D-SR)架构。该研究通过微磁模拟验证了3D纳米管(NT)结构的可行性，并利用CMOS集成电路成功演示了无外场写入/移位/读取操作。结果表明，该方案通过解耦MTJ与NW的制造工艺，实现了高达110%的隧道磁阻(TMR)比和50纳米MTJ的可靠读取，为未来超高密度固态存储器的实现提供了关键技术路径。

　　

在数字信息爆炸的时代，我们对存储设备的需求日益增长，传统的闪存技术正面临物理极限的挑战。为了突破这一瓶颈，科学家们将目光投向了磁移位寄存器(SR)技术。这种技术将数据存储在磁性纳米线(NW)中，通过电流脉冲驱动磁畴壁(DW)在纳米线中移动，从而实现数据的写入、存储和读取。其中，3D磁移位寄存器(3D-SR)更是被视为实现超高密度存储的终极方案，它通过将纳米线垂直堆叠，有望将存储密度提升至前所未有的水平。

然而，通往3D-SR的道路并非一帆风顺。一个核心的难题在于如何高效、可靠地读取存储在纳米线中的数据。传统的方案是将读取数据的磁隧道结(MTJ)传感器直接堆叠在纳米线的末端。这种“直接堆叠”结构虽然简单，但在制造上却困难重重。为了确保磁畴壁的平滑移动，纳米线需要极其光滑的表面；而为了获得高信噪比的读取信号，MTJ的隧道势垒层(MgO)又必须保持完美无缺。在制造过程中，精确地停止刻蚀在仅约1纳米厚的MgO层上，同时不损伤纳米线的磁性，是一项几乎不可能完成的任务。这种工艺上的矛盾导致现有的器件要么牺牲了磁畴壁的移动性能，要么牺牲了MTJ的读取性能，始终无法实现无外磁场辅助的稳定操作，严重阻碍了3D-SR技术的实用化进程。

为了攻克这一难题，来自Kioxia公司的Michael Quinsat团队在《IEEE Journal of the Electron Devices Society》上发表了一项突破性研究。他们提出了一种全新的“远程MTJ”读取概念，彻底颠覆了传统的设计思路。该研究通过微磁模拟和实验验证，成功演示了基于CMOS集成电路的无外场写入/移位/读取操作，为3D超高密度存储器的实现铺平了道路。

为了验证这一创新概念，研究人员综合运用了微磁模拟、电子束(EB)光刻、离子束刻蚀(IBE)以及透射电子显微镜(TEM)与能量色散X射线光谱(EDX)分析等关键技术。他们首先通过微磁模拟设计了3D纳米管(NT)结构，并预测了其磁畴壁移动行为。随后，在130纳米CMOS晶圆上，利用EB光刻和IBE技术，成功制备了包含1024个单元的2D-SR阵列芯片，并利用TEM和EDX精确表征了纳米线/MTJ界面的形貌和化学成分，为实验结果的解释提供了关键依据。

3D-SR概念与远程MTJ读取机制

研究人员首先提出了一个创新的3D-SR架构，该架构利用具有垂直磁各向异性(PMA)的磁性纳米管(NT)来存储数据。微磁模拟显示，二进制信息可以以径向向内或向外的磁化方向存储在纳米管中，并通过环形磁畴壁分隔。数据写入通过底层写入线(WL)产生的奥斯特场实现，而磁畴壁的移动则由自旋转移矩(STT)或自旋轨道矩(SOT)效应控制。最关键的是，该设计采用了一个面内磁化的MTJ传感器，通过非磁性材料与纳米管顶端的最后一个磁畴进行“远程”耦合。该MTJ通过感知最后一个磁畴产生的杂散场来读取数据，从而实现了读取元件与存储元件的物理分离。这种设计不仅解决了直接堆叠带来的工艺难题，还使得MTJ和纳米管可以独立优化，为实现高密度、高性能的3D-SR奠定了基础。

2D-SR芯片的制备与表征

为了验证远程MTJ读取概念的可行性，研究人员在130纳米CMOS晶圆上制备了2D-SR阵列芯片。该芯片包含了写入线(WL)、纳米线(NW)和MTJ读取器三个核心部分。通过扫描电子显微镜(SEM)和透射电子显微镜(TEM)分析，研究人员精确测量了MTJ自由层中心与纳米线边缘的距离约为40纳米，并确认了MTJ与纳米线的精确对准。此外，研究人员还通过优化合成反铁磁(SAF)参考层的结构，成功将MTJ内部的偶极场(H_dip)降至最低，从而提高了MTJ对纳米线杂散场的灵敏度。

纳米线制造工艺对读取特性的影响

研究人员发现，纳米线的制造工艺对其读取性能有着决定性的影响。他们比较了两种离子束刻蚀(IBE)工艺：工艺A（离子垂直入射）和工艺B（离子掠射入射）。实验结果表明，采用工艺A制备的纳米线，其MTJ读取灵敏度(2H_sense)与模拟预测高度吻合，峰值可达约130奥斯特(Oe)。而采用工艺B制备的纳米线，其灵敏度则显著降低且性能不稳定。通过EDX-TEM分析，研究人员揭示了原因：工艺B的掠射离子束会损伤纳米线边缘的钴(Co)层，形成约5-10纳米的凹陷区域，这种结构损伤不仅降低了杂散场强度，还可能成为磁畴壁的钉扎点，从而影响器件的性能和可靠性。

MTJ尺寸对读取特性的影响

研究人员还系统研究了MTJ尺寸对读取灵敏度的影响。他们比较了直径为50纳米和100纳米的MTJ对75纳米宽纳米线的杂散场响应。实验结果表明，50纳米MTJ的灵敏度远高于100纳米MTJ。这是因为较小的MTJ其自由层尺寸更小，对杂散场的空间平均效应更弱，因此能更有效地感知纳米线边缘的强磁场。这一发现表明，随着器件尺寸的不断缩小，采用更小的MTJ可以补偿因纳米线尺寸减小而导致的杂散场减弱，从而确保读取的可靠性。这为3D-SR的微缩化提供了重要的设计指导。

无外场写入/移位/读取操作验证

最后，研究人员利用CMOS集成电路，成功演示了无外磁场辅助的写入、移位和读取操作。数据写入通过写入线(WL)产生的奥斯特场实现，写入成功率高达80%以上。磁畴壁的移位由电流脉冲驱动，其临界电流密度(J_c)约为20 MA/cm²。读取操作则通过MTJ传感器和灵敏放大器(S/A)实现，将MTJ的电阻变化转换为数字信号，读取时间小于1微秒。研究人员进行了超过10⁴次的写入/移位/读取循环测试，证明了器件的高可靠性。

这项研究通过提出并验证“远程MTJ”读取概念，成功解决了长期困扰磁移位寄存器发展的核心难题。该方案通过将MTJ读取器与纳米线存储介质物理分离，实现了两者的独立优化，从而在CMOS集成电路上首次实现了无外磁场辅助的写入、移位和读取操作。研究结果表明，该技术不仅具有高可靠性（TMR比高达110%）和微缩潜力（MTJ尺寸低至50纳米），而且其3D架构有望将存储单元面积缩小至约100纳米，远小于传统方案。这项突破性的工作为未来超高密度、低功耗的3D固态存储器的实现奠定了坚实的技术基础，是磁存储技术发展道路上的一个重要里程碑。