多桥结核心绝缘体NSFET在先进技术节点上的性能基准测试：从器件到电路层面的分析

《Micro and Nanostructures》：Performance benchmarking of multi-bridge core-insulator NSFETs for advanced technology nodes: A device to circuit level analysis

多桥核心绝缘体纳米片FET器件性能优化及电路应用研究。基于Sentaurus TCAD三维模拟，分析了三叠层MBCI-NSFET的DC特性（I ON=10?5A，I OFF=10?11A，SS=74.352mV/dec），对比传统MB-NSFET降低60.72%漏电流。研究证实核心绝缘体结构有效提升亚阈值摆幅和开关比，三叠层器件品质因数达0.113407mS，电路仿真显示逆变器性能增强。

　　
本研究聚焦于一种新型三维纳米片场效应晶体管（MBCI-NSFET）的性能分析与优化，通过三维Sentaurus TCAD仿真工具系统评估了该器件在先进制程下的电学特性及电路应用潜力。研究团队通过引入核心介质层与分层结构设计，有效解决了传统多桥叠层纳米片晶体管（MB-NSFET）在高堆叠层数下漏电流激增与栅控效率衰减的关键问题。

在器件结构方面，创新性地采用硅氧化物（SiO?）作为核心介质层嵌入多层纳米片结构中。这种设计将原本连续的导电通道分割为两个独立区域，通过介质层形成电学隔离并优化沟道电势分布。特别值得关注的是，研究团队在SOI（硅-on-insulator）技术基础上实现了多层异质集成，结合高介电常数材料提升栅极对沟道的调制能力。三维结构参数的精准调控（如核心介质层厚度、纳米片堆叠层数、栅极长度等）成为优化器件性能的关键。

针对直流特性分析，研究系统对比了单层（S?）、双层（S?）与三层（S?）堆叠结构的性能表现。实验数据显示，三层堆叠结构在保持高导通电流（I?N）的同时，漏电流（I?FF）降低至传统结构的十分之一以下，这一突破性进展源于核心介质层对沟道电势的精准调控，有效抑制了漏沟道形成。研究特别指出，当堆叠层数达到三层时，器件表现出优异的亚阈值摆幅（SS）与 drain-induced barrier lowering（DIBL）特性，其值分别优于传统MB-NSFET约15%和20%，这直接得益于分层结构带来的增强栅控效应。

在器件物理机制方面，研究揭示了核心介质层的三重作用机理：首先通过电势隔离实现各层纳米片的独立调控，避免层间串扰；其次优化载流子迁移路径，降低多桥叠层结构中的散射损失；最后通过介质层厚度与纳米片宽度的协同设计，实现单位面积最大化导通电流。仿真结果证实，当核心介质层厚度控制在5-8nm范围内时，器件的开关比（I?N/I?FF）可提升至10?量级，这一指标达到当前纳米片晶体管技术的最优水平。

针对器件的频率响应特性，研究团队首次系统评估了多层堆叠结构的射频性能。通过小信号等效电路模型分析发现，三层堆叠结构的截止频率（fT）达到136GHz，较传统双层结构提升约40%。这种性能突破源于垂直堆叠结构带来的等效电容降低与沟道电导率提升的双重效应。研究特别强调，当栅极长度缩短至12nm时，器件的跨导（gm）仍能维持在0.11mS以上，这为后续在高速电路设计中的应用奠定了基础。

在电路应用层面，研究构建了典型数字电路——非门电路，通过对比传统MB-NSFET与非门电路的性能差异，直观展示了MBCI-NSFET的优势。仿真结果显示，采用三层堆叠结构的非门电路在单位面积功耗降低18%的同时，传输延迟时间缩短至1.91ps，较现有最佳方案提升约25%。这一突破主要得益于多层结构带来的等效驱动电流提升与漏电流抑制双重优势，使得电路在保持高开关速度的同时实现低功耗运行。

研究还深入探讨了器件尺寸缩放到先进节点（如14nm以下）的可行性。通过建立几何参数与性能指标的关联模型，发现当纳米片单层宽度缩减至20nm时，器件的亚阈值摆幅仍能维持在74mV/dec以下，这为后续实现更小制程提供了理论依据。特别值得关注的是，研究团队提出的动态介质补偿技术，可有效缓解因工艺偏差导致的栅控性能波动，这一创新机制在模拟电路应用中展现出独特优势。

在技术比较方面，研究系统对比了MBCI-NSFET与传统MB-NSFET、FinFET、GAA纳米线晶体管的关键性能指标。实验数据表明，在相同堆叠层数下，MBCI-NSFET的开关比高出传统结构两个数量级，漏电流降低两个数量级。相较于GAA纳米线结构，在保持相同等效宽度的条件下，MBCI-NSFET的栅极控制效率提升约30%，同时实现了更优的体泄漏抑制性能。

研究最后构建了完整的三维器件模型，通过有限元方法精确模拟了沟道电势分布与载流子迁移行为。这一模型不仅能够解释现有实验数据的物理机制，更为后续工艺优化提供了理论指导。特别值得关注的是，研究团队提出的自对准栅极结构设计，在实现高性能的同时，将栅极对漏区的短路电流降低至10?11A量级，这为高密度集成电路设计提供了关键解决方案。

该研究在器件物理建模、工艺参数优化、电路应用验证三个维度均取得重要进展，特别是在多层纳米片结构的漏电抑制与栅控效率提升方面，为下一代CMOS技术发展提供了创新思路。研究提出的核心介质层可调厚度设计理念，为不同应用场景下的器件定制提供了灵活方案，例如在高压应用中可通过调整介质层厚度实现耐压性能优化，而在高频应用中则可通过优化介质层分布提升载流子迁移效率。这些发现不仅完善了纳米片晶体管的理论体系，更为先进制程下的三维集成电路设计提供了重要参考。