采用磁通抵消折叠电感技术的24.5-45.2 GHz低抖动紧凑型差分注入锁定时钟倍频器

《IEEE Journal of Solid-State Circuits》：A 24.5–45.2-GHz Low-Jitter Compact Differentially Injection-Locked Clock Multiplier With Folded-Inductor-Based Magnetic-Flux Cancellation

本文推荐一项针对毫米波多通道无线/有线通信系统中高频时钟生成难题的创新研究。为解决传统锁相环在调谐范围、相位噪声和芯片面积间的固有矛盾，研究人员提出一种基于可编程相位旋转差分时间对齐技术的注入锁定时钟倍频器（ILCM）。该设计通过共设计的串联LC双模正交环形振荡器（QRO）与边沿组合倍频器（EC×2），结合折叠电感磁通抵消技术，在28纳米CMOS工艺下实现了59.46%的超宽调谐范围（24.5-45.2 GHz）及32.83 fs的极低均方根抖动，核心面积仅0.037 mm2，为5G/6G及高速SerDes应用提供了高性能时钟解决方案。

　　

在5G向6G演进以及大规模人工智能训练对数据传输速率要求日益苛刻的当下，毫米波频段成为提升无线和有线通信能力的关键。然而，生成高质量毫米波时钟信号面临巨大挑战：先进的调制方案（如1024-QAM）和长距离串行器/解串器（SerDes）链路要求本地振荡器（LO）或采样时钟的均方根抖动低至数十飞秒量级。同时，系统还需覆盖5G新空口（NR）频段范围2（FR2）的24.25-48.2 GHz甚至更宽范围，并适应多协议、多通道的应用场景，这对时钟生成电路的调谐范围（TR）、相位噪声（PN）和芯片面积提出了近乎矛盾的要求。

传统上，基于电感电容（LC）谐振腔的压控振荡器（VCO）虽能提供优良的相位噪声性能，但其调谐范围通常受限。而基于环形振荡器（RO）的方案虽然面积小巧、调谐范围宽，但其固有的高相位噪声和有限的注入锁定带宽限制了其在低抖动应用中的表现。此外，传统的强单节点注入锁定技术虽能扩展环路带宽，但往往会引入较高的参考杂散，在抖动预算紧张的系统巾难以满足要求。

为了解决这些挑战，由Feifan Hong等人组成的研究团队在《IEEE Journal of Solid-State Circuits》上发表了一项研究，提出了一种创新的差分注入锁定时钟倍频器（ILCM）架构。该架构核心在于一种可编程相位旋转差分时间对齐（DTA）技术，以及一种共设计的、采用折叠电感磁通抵消技术的串联LC双模正交环形振荡器（QRO）与边沿组合倍频器（EC×2）的协同设计。

为了开展研究，研究人员主要采用了以下几项关键技术方法：首先是设计了支持整数-N和子整数-N（如×9.5）模式的可编程相位旋转窄脉冲发生器（PR-NPG）和差分时间对齐电荷泵（CP），以实现宽环路带宽和低杂散。其次是提出了基于耦合增强紧凑变压器的串联LC双模QRO，通过开关控制次级线圈产生磁通抵消效应，显著扩展振荡频率范围并提升品质因数（Q）。第三是采用了QRO与EC×2的共设计和紧凑布局，利用环形保护层（GR）进行磁屏蔽，优化面积和性能。此外，还集成了计数器型数字锁频环（FLL）用于初始频率校准，以及宽带驱动放大器（DA）用于输出匹配。

测量结果

研究团队在TSMC 28纳米HPC+ CMOS工艺上制造了原型芯片，核心面积仅为0.037 mm2。测量结果表明，该ILCM在24.5 GHz至45.2 GHz的输出频率范围内实现了59.46%的连续调谐范围。在39.5 GHz载波频率、28倍频的整数-N模式下，积分抖动（10 kHz至40 MHz）低至32.83 fs，同时参考杂散抑制达到-41.65 dBc。在25.4 GHz载波、19倍频（9.5×2）的子整数-N模式下，积分抖动为40.55 fs，半参考杂散抑制为-42.63 dBc。这些性能指标 across the entire TR varied from 32.83 to 46.4 fs，对应的品质因数（FOM）达到了-255.7 dB至-252.4 dB的领先水平。

性能总结与对比

与同类先进技术相比，本研究实现的ILCM在调谐范围、核心面积和抖动性能方面展现出显著优势。其面积效率品质因数（FOM_TA）达到了-277.7 dB的创纪录水平。尽管归一化到10 GHz的参考杂散性能与业界标杆相当，但其在维持超宽调谐范围的同时，实现了极低的抖动，证明了所提出架构的有效性。

结论与意义

本研究成功展示了一种面向毫米波多通道系统的高性能时钟生成解决方案。通过软差分时间对齐技术，有效打破了传统注入锁定电路中环路带宽与杂散抑制之间的权衡；通过折叠电感磁通抵消和QRO-EC×2共设计，在极小芯片面积内实现了宽调谐范围和低相位噪声。该工作不仅为5G/6G毫米波通信和448 Gb/s高速SerDes等应用提供了关键的时钟集成电路，其提出的架构和技术也对未来高频、低功耗、小尺寸的时钟合成器设计具有重要的指导意义。