二维低密度奇偶校验猫码：实现低开销量子计算的突破性架构

为解决量子计算中纠错开销过大的核心难题，研究人员创新性地将低密度奇偶校验码(LDPC)与猫量子比特(cat qubit)相结合，开发出LDPC-cat codes架构。该研究通过构建二维局部相位翻转码，在保持表面码硬件复杂度的同时，将100个逻辑量子比特的实现所需物理量子比特降至758个，逻辑错误率<10-8。这一突破为大规模量子计算提供了极具前景的低开销解决方案。

　　

量子计算正面临着一个关键瓶颈：物理量子比特的高错误率导致实现实用化算法需要庞大的纠错资源。当前主流的表面码架构虽然具有实验友好性，但其编码率仅为1/d²，意味着每个逻辑量子比特需要数百甚至上千个物理量子比特。与此同时，猫量子比特(cat qubit)通过双光子耗散稳定展现出独特的错误抑制特性——比特翻转错误率随光子数呈指数下降，但相位翻转错误率仅线性增加。如何充分利用这种高度偏置的噪声特性，同时突破表面码的编码率限制，成为量子纠错领域的重要挑战。

来自法国国家信息与自动化研究所(INRIA)和Alice & Bob公司的Diego Ruiz等研究人员提出了一种创新性的LDPC-cat codes架构。该研究巧妙结合了低密度奇偶校验码(LDPC)的高编码效率和猫量子比特的固有错误抑制能力，在《Nature Communications》上报道了这一突破性进展。研究团队通过系统搜索优化，发现了性能优异的二维局部相位翻转码，特别是细胞自动机码(cellular automaton codes)家族。其中[136,34,22]码在距离d=22时实现了kd/n=5.5的开销缩减因子，仅需4.3个物理数据猫量子比特即可编码一个逻辑量子比特。

关键技术方法包括：1)采用SAT求解器优化细胞自动机码的稳定器形状；2)基于BP+OSD(置信传播+有序统计解码)算法的蒙特卡罗模拟评估逻辑错误率；3)双层架构设计（存储层采用LDPC码，计算层采用重复码）实现通用逻辑门操作；4)翻转芯片技术实现层间连接。研究使用κ₁/κ₂=10^-4的猫量子比特电路级噪声模型，其中κ₁为单光子损耗率，κ₂为双光子稳定化率。

研究结果部分显示：

"Numerical estimation of the logical error probability"：在κ₁/κ₂=10^-4条件下，[136,34,22]码实现每周期逻辑相位翻转错误概率6.4×10^-10，结合比特翻转抑制后总错误率2.5×10^-9。相比重复码，细胞自动机码的相位翻转阈值降低约3倍，但最终仍能实现更低的资源开销。

"Fault-tolerant universal logical gate implementation"：通过双层架构设计，研究人员成功实现了包括Pauli操作、CNOT_L门和魔术态制备在内的通用逻辑门集合。其中CNOT_L门通过晶格手术技术实现，计算层的路由量子比特采用重复码编码，仅需增加每个存储量子比特1个连接度。

"Architectures comparison"：与表面码（33,700物理量子比特）和小型qLDPC码(2,400物理量子比特)相比，LDPC-cat codes架构仅需758个猫量子比特即可实现100个逻辑量子比特(ε_L≤10^-8)，同时保持2D局部连接和最高权重4的稳定器。

研究结论部分指出，这项工作通过三个关键创新实现了量子计算的低开销突破：1)利用猫量子比特的指数比特翻转抑制特性，将主动纠错资源集中于相位翻转；2)发现接近经典理论上限的二维局部LDPC码；3)开发兼容现有技术的双层架构实现通用计算。研究人员估算，在κ₁/κ₂=10^-5条件下，该架构可将2048位RSA整数分解所需的猫量子比特从350,000个减少至<100,000个。这些进展为实用化量子计算机的开发提供了极具前景的技术路线，同时保持与表面码相似的硬件实现复杂度。