面向低温混合键合的超薄金属层选择性沉积策略及其在亚微米间距铜互连中的应用

本文报道了一种基于选择性化学沉积（ELD）的低温混合键合新策略，通过在金（Au）、铂（Pt）和锡（Sn）等金属间层（10–40 nm）的辅助下，将键合温度显著降低至250°C。该技术实现了亚微米间距（500 nm）Cu/SiO2界面的无空洞键合，为高密度3D集成半导体封装提供了可扩展的低热预算解决方案。

　　

摘要

高性能、小型化电子系统的持续发展推动着具有高带宽和高集成密度的先进半导体封装技术的进步。其中，通过Cu/SiO₂混合键合实现的亚微米间距铜互连已成为三维（3D）集成中实现垂直芯片堆叠的关键技术。然而，Cu-Cu直接键合通常需要超过400°C的工艺温度以促进金属扩散，这对后端制程（BEOL）兼容性和热应力管理提出了挑战。本研究提出了一种基于化学沉积（ELD）金属的热高效混合键合方法，能够在显著更低的温度下实现互连形成。利用溶液法将金（Au）、铂（Pt）和锡（Sn）的超薄金属间层（10–40 nm）选择性地沉积在500 nm的铜焊盘上，确保对相邻的SiO₂介电层无影响。键合工艺包括120°C的真空预键合，随后在250°C下进行退火，实现了牢固的Cu-Cu扩散和无空洞的界面形成。这种选择性ELD辅助键合方法提供了对界面化学的控制，并通过互补的表面硅烷化确保了稳健的介电键合。所提出的工艺为精细间距混合键合提供了一条可扩展的低温路径，为下一代超高密度3D集成半导体封装提供了一个有前景的解决方案。

1 引言

自动驾驶汽车、人工智能系统和高性能计算等多样化应用日益增长的需求持续推动着半导体技术的快速发展。这些新兴领域需要支持高速数据传输、降低功耗和紧凑系统集成的互连解决方案。因此，高密度半导体封装技术的发展对于实现下一代系统架构至关重要。尽管传统的互连方法，如焊料凸点、热压键合和微凸点技术，长期以来提供了可靠的解决方案，但它们日益受到间距可扩展性、热管理和工艺复杂性的限制。为了应对这些挑战，混合键合能够实现金属-金属和介电层-介电层的直接接触，已成为实现高度集成、高性能和富带宽半导体封装的一项有前景的技术。

混合键合消除了对焊料凸点的需求，允许显著更精细的互连间距和更高的输入/输出密度。这使得包括2.5D和3D堆叠、基于小芯片的架构和扇出型晶圆级封装在内的先进集成策略成为可能。通过去除与焊料相关的体积和材料，混合键合提高了垂直集成密度，同时减少了寄生电容和电感，这是增强信号完整性和电源效率的关键优势。这些好处使得混合键合成为未来需要小型化外形尺寸和高速、高能效数据交换的系统的核心使能技术。

尽管具有优势，但主要基于Cu-Cu互连的混合键合通常需要超过400°C的键合温度和机械压力，以促进界面间的原子扩散和晶粒生长。众所周知，可以采用等离子体处理和酸处理等表面活化方法来降低键合温度；然而，市场仍然强烈需要研究开发更有效的低温策略，以确保可靠的Cu-Cu互连，同时保持与互补金属氧化物半导体（CMOS）和后端制程（BEOL）集成的兼容性。从晶体管的角度来看，前端制程（FEOL）过程中的高键合温度可能导致器件图案的热损伤；同样，在BEOL半导体封装中，升高的热和机械负载显著增加了热预算并引起界面应力，导致相邻介电层（如SiO₂）出现分层、空洞形成和裂纹扩展等可靠性问题。此外，铜和SiO₂介电层之间热膨胀系数的失配可能导致冷却时出现微裂纹、空洞或分层，最终限制了在先进封装应用中的兼容性。

为了克服这些限制，混合键合工艺理想情况下应在较低温度下进行，以防止对晶体管的热损伤，同时仍确保足够的金属扩散和介电层之间的强粘附力。半导体封装中传统上采用的一种降低键合温度的方法是使用由低熔点金属组成的焊料凸点互连。因此，通过电沉积、化学沉积（ELD）或物理沉积等方法引入低温熔化金属可以有效地降低整体工艺温度。

在本研究中，我们提出了一种基于铜焊盘上化学沉积（ELD）的混合键合方法。该方法能够以高化学特异性选择性地在暴露的铜焊盘上进行金属化，防止在相邻的SiO₂区域发生不必要的沉积。具体而言，将Au、Pt和Sn作为超薄间层（约10–40 nm）沉积在铜焊盘上，显著增强了后续键合过程中的界面反应性和金属扩散。此外，对SiO₂介电表面进行了选择性硅烷化处理，以改善介电层-介电层界面的粘附性。整个键合序列，包括120°C的真空预键合步骤和250°C的最终退火，与传统混合键合技术相比，显示出热预算和工艺时间的显著减少。即使在这些更温和的条件下，键合界面在Cu-Cu接触处也表现出最小的空洞形成，并在SiO₂-SiO₂边界处具有强界面粘附力。该策略为克服传统互连技术固有的局限性提供了一种可扩展且高效的解决方案，使其成为未来超高密度半导体封装平台的有力候选者。

2 结果与讨论

2.1 先进封装的低温混合键合工艺

图1展示了传统焊料凸点互连与混合键合的对比。焊料凸点互连由于其较大的间距和较高的电阻，限制了约8个存储器的堆叠，导致较低的电学和热性能。相比之下，混合键合使用直接的Cu-Cu键合，可实现多达12个堆叠，具有更好的电学、热学和机械性能。这使得混合键合更适用于先进的高性能半导体芯片。

图2描述了Cu/SiO₂混合键合芯片的制造过程。具体而言，Cu/SiO₂晶圆通过等离子体增强化学气相沉积（PECVD）、光刻、镶嵌图案化和化学机械抛光（CMP）的顺序工艺制备。处理后的晶圆随后使用受控刀片速度的切割方法切割成芯片。电镀铜焊盘（约750 nm）和SiO₂介电层（约850 nm）的厚度是考虑到热膨胀兼容性而精心选择的，从而最小化混合键合过程中因热膨胀系数差异引起的潜在界面应力。图3展示了金属ELD和混合键合工艺的示意图。ELD过程包括表面清洁、初始金属层沉积和自催化沉积（图3a）。选择Au、Pt和Sn作为沉积金属，是因为它们与铜相比具有相对较低的键合温度，从而能够在低温下实现混合键合。此外，这些金属的成功实施凸显了异质金属集成的潜力，证明了该工艺与多种材料的通用性和兼容性。沉积金属层的厚度通过改变浸泡时间来控制。对于混合键合工艺，两个芯片被精确对准并进行预键合（图3b）。在此步骤中，真空条件下的脱水缩合反应促进了相对SiO₂表面之间氢键的形成。同时，施加的压缩力最小化了空洞形成并减少了键合间隙。随后在氮气气氛中进行退火步骤，以抑制铜表面氧化并进一步致密化键合界面。涉及真空预键合和后退火的顺序低温键合工艺产生了具有强结构完整性的高质量Cu/SiO₂混合键合互连。

2.2 金属ELD和硅烷表面改性后Cu/SiO₂混合键合芯片的表面状况

使用光学显微镜（OM）系统检查了各种金属沉积后的Cu/SiO₂混合键合芯片的表面形貌，如图4a–d所示。原始的Cu/SiO₂混合键合芯片显示出均匀图案化的铜焊盘，横向尺寸约为500 nm，具有干净、轮廓分明的方形几何形状（图4a）。经过ELD工艺金属沉积后，铜焊盘显示出与原始芯片明显不同的颜色对比度，根据沉积的金属不同，从红黄色到浅绿色或淡黄色不等（图4b–d），从而证实了金属层的成功形成。原始Cu/SiO₂、ELD-Au20@Cu/SiO₂、ELD-Pt20@Cu/SiO₂和ELD-Sn20@Cu/SiO₂混合键合芯片的场发射扫描电子显微镜（FE-SEM）图像如图4e–h所示。原始的Cu/SiO₂混合键合芯片显示出光滑的表面、清晰的边界和明显图案化的直径约500 nm的铜焊盘。ELD工艺后，在所有金属涂层芯片上观察到显著的形态变化。具体而言，ELD-Au20@Cu/SiO₂和ELD-Pt20@Cu/SiO₂表现出连续且均匀的Au或Pt层，其特征是清晰可见且密集分布的金属晶粒。这些FE-SEM观察结果明确证实了均匀的金属覆盖，没有任何微裂纹或界面分层的证据。相比之下，ELD-Sn20@Cu/SiO₂显示出明显纹理化的表面形貌。此外，过长的Sn沉积时间（超过40秒）导致铜焊盘表面出现明显的蚀刻。总体而言，OM和FE-SEM分析验证了通过快速处理金属ELD工艺（20秒）成功实现了铜焊盘的表面改性，清楚地展示了在优化沉积时间下铜焊盘的结构无退化均匀表面改变。

随着ELD时间变化的表面形貌变化见支持信息图S1–S4。在所有测试条件下都成功实现了铜焊盘上的选择性金属沉积；然而，最终的表面形貌随沉积时间显著变化。在较短的ELD时间（10秒）下，观察到部分和不连续的金属覆盖，表明成核不足和沉积金属的生长有限。在中等沉积时间（30–40秒）下，观察到表面粗糙化和轻微变色。相比之下，在过长的沉积时间（60秒）下，观察到明显的铜蚀刻和界面劣化，其特征是明显的蚀刻和显著的表面损伤，特别是在焊盘边缘和中心附近。这些发现清楚地表明，过长的电镀时间（60秒）会导致不受控制的金属堆积和严重的铜焊盘降解，而较短的ELD时间（10–40秒）不会引起沉积金属层的蚀刻或不稳定性。

此外，在Au和Pt沉积后，铜焊盘的外边缘观察到绿色变色，这归因于各自金属前驱体中残留的氯物种。此外，在ELD-Au60@Cu/SiO₂和ELD-Pt60@Cu/SiO₂中检测到铜表面的部分蚀刻，可能是由于铜基底与ELD浴组分（包括络合剂、稳定剂和还原剂）之间的化学相互作用。这些局部反应加速了铜腐蚀，导致表面劣化。此外，通过X射线光电子能谱（XPS）和OM分析（支持信息图S6–S8）证实了成功从ELD-Au60@Cu/SiO₂和ELD-Pt60@Cu/SiO₂混合键合芯片表面去除了氯残留物。经过IPA/超声清洗后，XPS谱图显示Cl2p峰强度显著降低，同时伴有清晰定义的Au4f和Pt4f峰。这一结果清楚地证明了有效的氯污染去除，从而降低了表面腐蚀的风险并增强了整体键合可靠性。相比之下，ELD-Sn60@Cu/SiO₂产生了相对清洁的表面，没有可见残留物；然而，铜蚀刻的迹象仍然存在。这种现象可能归因于铜活化过程中使用的硫酸处理，它增强了表面反应性和粘附力，但同时促进了ELD过程中的铜溶解。由于当前的实验限制，全面的晶圆级均匀性、浴稳定性和可重复性研究将在未来的工作中解决。使用能量色散X射线光谱（EDS）元素 mapping分析了金属层在铜焊盘上的空间分布，如图5所示。所有金属都在快速处理时间（20秒）内选择性地沉积在铜焊盘区域，显示出明显的元素对比度和高度局域化的分布。观察到的铜焊盘上金属覆盖的均匀性证明了通过ELD工艺实现的一致控制。重要的是，在周围的SiO₂介电层区域没有检测到明显的金属沉积，表明选择性沉积没有横向扩散。相应的EDS谱图和定量原子组成（支持信息图S5）进一步验证了金属沉积的选择性。

使用光学轮廓仪在高倍率下进行多模式校准，评估了Cu/SiO₂混合键合芯片的表面粗糙度和沉积金属厚度。原始的Cu/SiO₂混合键合芯片表现出较低的峰谷高度（S_z），表明光滑且轮廓分明的铜焊盘形貌。图6a–d分别显示了原始Cu/SiO₂、ELD-Au20@Cu/SiO₂、ELD-Pt20@Cu/SiO₂和ELD-Sn20@Cu/SiO₂混合键合芯片的3D表面形貌，以及从3D扫描得出的相应线粗糙度轮廓。Au、Pt和Sn沉积的铜焊盘高度分别约为58.8、59.0和57.9 nm。ELD-Au20@Cu/SiO₂混合键合芯片表现出最低的表面粗糙度，证实了Au层的均匀性和同质性。这种光滑的形貌可能归因于高沉积均匀性以及Au与Cu之间的强界面亲和力，促进了可控的金属生长。相比之下，ELD-Sn20@Cu/SiO₂混合键合芯片表现出最高的表面粗糙度，S_a值为9.5 nm，表明金属沉积均匀性较差。非均匀金属沉积结果在线轮廓图中表现为形状不一致。支持信息图S9显示了ELD-Au@Cu/SiO₂、ELD-Pt@Cu/SiO₂和ELD-Sn@Cu/SiO₂混合键合芯片随沉积时间（10、30和40秒）变化的光学轮廓仪图像和表面粗糙度轮廓（支持信息）。金属层的厚度和表面粗糙度随沉积时间增加。详细的表面粗糙度参数，包括平均表面粗糙度（S_a）、均方根粗糙度（S_q）和最大峰谷高度（S_z），列于表1和支持信息表S1。沉积金属（Au、Pt和Sn）的厚度被精确控制在10–40 nm范围内，有效最小化了表面粗糙度并防止了不受控制的金属迁移，从而确保了稳定、均匀的界面并保持了精细间距互连的完整性。此外，使用原子力显微镜（AFM）在纳米尺度上定量评估了亚微米间距Cu/SiO₂混合键合芯片的表面粗糙度。原始的Cu/SiO₂混合键合芯片表现出最低的平均粗糙度（R_a）值，约为1.92 nm。金属化学沉积（ELD）后，测得的表面粗糙度略有增加，分别为R_a = 2.45 nm（ELD-Au20）、R_a = 2.72 nm（ELD-Pt20）和R_a = 3.34 nm（ELD-Sn20）（支持信息图S10）。重要的是，这些测得的粗糙度值远低于推荐阈值（低于5 nm），确保了亚微米间距所需的稳健界面键合质量和精确对准精度。

为了进一步增强粘附力，使用简便的浸泡方法将GPTMS硅烷选择性地涂覆在SiO₂介电层上。进行了各种表征，包括傅里叶变换红外光谱（FT-IR）分析、接触角测量、OM分析和横截面FE-SEM分析，以评估GPTMS硅烷对SiO₂介电层的成功改性（支持信息图S11）。从FT-IR分析来看，GPTMS@Cu/SiO₂混合键合芯片在1100 cm^?1（Si–O–CH₃伸缩）、1191 cm^?1（C–C环氧环）和1465 cm^?1（C–C键）处表现出特征峰，同时在2844和2938 cm^?1处有对应于–CH₃对称伸缩的宽峰（支持信息图S11a）。相同的峰也在商业级GPTMS中观察到，并且GPTMS@Cu/SiO₂的整体光谱与纯GPTMS的光谱匹配良好，证实了GPTMS成功涂覆在SiO₂表面。此外，对原始和GPTMS处理过的Cu/SiO₂混合键合芯片进行了接触角测量（支持信息图S11b）。GPTMS处理后，接触角从69.7°减小到41.1°，表明由于硅烷涂覆导致的亲水性变化。OM观察证实，硅烷处理后铜焊盘上没有发生可见变化，表明硅烷被选择性地涂覆在SiO₂介电层上。此外，通过横截面FE-SEM分析验证了硅烷涂层的厚度。使用3.0 wt%的硅烷浓度，发现SiO₂层上GPTMS硅烷的厚度约为22 nm（支持信息图S11c）。这些表征验证了GPTMS层已成功引入SiO₂介电表面，且未干扰铜区域。

2.3 低温Cu/SiO₂混合键合工艺

为了验证所设计的Cu/SiO₂混合键合芯片的结构完整性，在单个Cu/SiO₂混合键合芯片上进行了热稳定性测试。横截面FE-SEM分析证实，在热处理前后，Cu/SiO₂界面处没有分层或空洞形成。随后，两个Cu/SiO₂芯片面对面对准，并在400°C、氮气气氛下进行键合。最终的横截面FE-SEM图像显示Cu和SiO₂之间没有界面缺陷，证明了所选尺寸在热应力下的稳健性（支持信息图S12）。此外，使用这些优化尺寸在250°C标准工艺条件下进行的混合键合实验显示出无缺陷界面，从而验证了尺寸设计并确保了在目标键合温度下的可靠结构稳定性。对带有和不带有金属间层的样品进行了横截面FE-SEM分析，以评估金属ELD对亚微米间距Cu/SiO₂混合键合芯片界面质量的影响（图7）。所有芯片均通过两步抛光工艺制备，包括机械抛光以消除表面不规则性和残留介电质，随后进行CMP以暴露铜焊盘并确保平坦、无缺陷的横截面。抛光机理的示意图和抛光表面的相应数码照片见支持信息图S13。在没有金属ELD的情况下制造的混合键合芯片显示出较差的界面粘附性，表现为部分铜焊盘脱离和Cu-Cu界面处存在未键合区域（图7a,b）。相比之下，所有经过金属ELD处理的混合键合芯片都表现出成功的Cu-Cu互连，界面间隙显著减小，结构连贯性改善。在铜焊盘上引入金属层促进了后续退火过程中的界面原子扩散，从而增强了键合完整性（图7c–f）。所有金属沉积的Cu/SiO₂混合键合芯片都表现出更坚固的界面，其特征是良好对准的Cu-Cu焊盘。这些结果表明，中间金属层的精确控制厚度直接影响键合过程中实现的原子扩散程度和界面连接。此外，无空洞的SiO₂-SiO₂键合界面清楚地证明了有效的界面粘附，这归因于优化的GPTMS硅烷间层，它适应了表面高度变化并在热压缩下促进了强大的共价键合。进行了掠入射X射线衍射（GI-XRD）分析，以分析原始Cu/SiO₂、ELD-Au20@Cu/SiO₂、ELD-Pt20@Cu/SiO₂和ELD-Sn20@Cu/SiO₂混合键合芯片的原子尺度互扩散行为（支持信息图S14）。原始Cu/SiO₂芯片在2θ值约为43.6°、50.9°和74.8°处显示出明显的衍射峰，分别对应于金属Cu的（111）、（200）和（220）晶面（JCPDS No. 04-0836），证实了键合界面处不存在金属间化合物相。相比之下，金属ELD处理的样品显示出明显的峰位移、额外的衍射峰和显著的强度变化。具体而言，对于ELD-Sn20@Cu/SiO₂混合键合芯片，在≈30.1°（-113）和52.8°（025）处清晰观察到与Cu₆Sn₅相关的特征峰，与JCPDS No. 45-1488匹配，同时在≈50.4°（200）处有Cu₃Sn的峰，与JCPDS No. 01-1240匹配。有趣的是，对于Au和Pt ELD处理的混合键合芯片，没有观察到IMC形成的明确证据，这是由于Au和Pt的固有特性。尽管先前已经证明了在250°C下进行Au-Cu键合，但稳定的Au-Cu金属间化合物（例如AuCu和AuCu₃）通常仅在较高温度（约300–400°C以上）和长时间退火下形成。因此，Au/Pt与Cu之间的键合主要由界面处的直接金属-金属原子扩散主导，这对于稳健的键合已经足够。

根据JEDEC Standard 22-A103-B，在180°C（-0/+10°C）下对Cu/SiO₂混合键合芯片进行了280小时的老化测试，以评估其长期可靠性。老化后的FE-SEM分析显示，在Cu-Cu和SiO₂-SiO₂界面处没有间隙或空洞（支持信息图S15），证实了金属ELD和亲水硅烷处理在热应力下有效地保持了界面完整性。

此外，对不同ELD时间（支持信息图S16）的Cu/SiO₂混合键合芯片的横截面FE-SEM分析显示，金属层厚度随着沉积时间的增加而逐渐增加。然而，过度的金属生长导致Cu-Cu键合间隙扩大，这可能阻碍界面均匀性并损害键合可靠性。这些结果强调了控制金属ELD参数以实现最佳金属覆盖同时保持无缺陷Cu-Cu金属键合和SiO₂-SiO₂介电层界面的关键重要性。支持信息图S17a,b显示了在最佳和过度金属ELD条件下制备的Cu/SiO₂混合键合芯片的数码照片。最佳沉积和过度沉积的金属层之间存在明显的视觉差异，凸显了键合工艺对沉积参数的敏感性。键合界面的相应横截面FE-SEM图像见支持信息图S17c–e。在最佳沉积条件下，Cu-Cu界面显示出狭窄的间隙，表明紧密接触和成功的界面扩散。相比之下，经受过度金属沉积的芯片在铜焊盘之间表现出不规则的键合间隙。这种键合质量的下降归因于金属层的过度生长，这破坏了表面平整度并阻碍了热压缩过程中的对准。这种形态上的不一致可能导致局部应力集中并降低混合键合界面的整体可靠性。

最后，通过芯片剪切测试系统评估了金属沉积Cu/SiO₂混合键合芯片的键合性能，随后使用FE-SEM对脱粘界面进行了表面分析（图8）。在400°C键合的原始Cu/SiO₂混合键合芯片的剪切强度为2.7 MPa，峰值载荷下降发生在28.4 kg。相比之下，在250°C低温键合的ELD-Au20@Cu/SiO₂、ELD-Pt20@Cu/SiO₂和ELD-Sn20@Cu/SiO₂混合键合芯片显示出显著改善的剪切强度，分别为5.6、5.2和4.9 MPa（图8a）。图8b显示了亚微米间距混合键合芯片在芯片剪切测试前后的数码照片，其中上芯片上的可见裂纹表明在负载下发生了机械失效。

使用FE-SEM对混合键合芯片进行了剪切后表面分析，以明确识别断裂特征和铜焊盘脱离行为（图8c–f）。对于原始Cu/SiO₂混合键合芯片，仅观察到有限数量的铜焊盘脱离，表明键合失效主要发生在Cu-Cu界面，原因是低温下原子扩散不完全。相比之下，对于ELD-Au20@Cu/SiO₂、ELD-Pt20@Cu/SiO₂和ELD-Sn20@Cu/SiO₂混合键合芯片，检测到明显更多的铜焊盘脱离和相应的空位（铜焊盘空缺）。这些观察结果表明，通过优化的金属ELD工艺，实现了增强的Cu-Cu原子互扩散和稳健的金属-Cu界面粘附。因此，对于ELD处理的样品，芯片剪切测试期间的主要失效模式主要转变为SiO₂-SiO₂界面。观察到的与原始样品的差异可直接归因于沉积金属的界面扩散行为和粘附特性的变化。与当前的混合键合工艺相比，我们提出的快速处理金属ELD方法显示出明显的优势，实现了250°C的较低键合温度、显著更精细的对准间距（约500 nm）和稳健的键合强度（约5 MPa），从而凸显了其在先进封装中的优异适用性和高潜力。

3 结论

本研究提出了一种通过快速金属化学沉积（ELD）实现的低温Cu/SiO₂混合键合工艺，用于在下一代半导体封装中实现亚微米间距铜互连。键合序列包括三个核心步骤：通过ELD进行选择性金属沉积、120°C的热预键合和250°C的后退火。将各种金属前驱体（Au、Pt和Sn）以精确控制的厚度沉积在亚微米间距的铜焊盘上，以评估它们对键合行为的影响。全面的表面和界面分析，包括OM、FE-SEM和光学轮廓仪，表明所有沉积的金属都产生了有利的结果，其特征是最小的表面粗糙度以及连续、无空洞的Cu-Cu和SiO₂-SiO