基于TCAD（Time-Corrected Accumulation Device）方法对采用GaAs（砷化镓）包层的PNPN隧穿场效应晶体管进行的评估

《Micro and Nanostructures》：TCAD-based evaluations of a PNPN tunneling field effect transistor based on GaAs cladding layer

本文提出了一种基于GaAs包层层的PNPN隧道场效应晶体管（CL-PNPN TFET），利用包层层的电荷等离子体效应生成N+口袋，无需传统外延生长或离子注入，实现高I ON（26.1 μA/μm）、低亚阈值摆幅（30.87 mV/dec）和优异的射频性能（f T达73.76 GHz）。该结构在CMOS工艺下兼容，仿真验证了其高效能。

　　在半导体器件领域，随着摩尔定律的持续推进，传统金属-氧化物-半导体场效应晶体管（MOSFET）的进一步缩小正面临越来越多的技术挑战。为了解决这些问题，研究者们开始探索替代性的晶体管结构，其中隧道场效应晶体管（TFET）因其较低的亚阈值摆幅（Subthreshold Swing, SS）而成为一种备受关注的候选方案。然而，TFET在开启状态下的电流（I_ON）往往受到其固有的带间隧穿（Band-to-Band Tunneling, BTBT）机制的限制。为了克服这一缺陷，PNPN结构的TFET被提出，它通过引入一个窄的N+掺杂区域，改善了I_ON并保持了较低的SS。然而，实现这一结构通常需要复杂的外延生长或掺杂工艺，这在纳米尺度下带来了显著的技术障碍。

为了解决上述问题，研究人员提出了一种基于“电荷等离子体效应”（Charge Plasma Effect）的创新方法，利用半导体-半导体界面而非传统的金属覆盖层来生成电荷等离子体。这种方法不仅简化了制造流程，还避免了因额外掺杂工艺所带来的随机掺杂波动（Random Dopant Fluctuations）和陷阱辅助隧穿（Trap-Assisted Tunneling, TAT）等不良影响。本文介绍了一种基于GaAs包覆层的双栅PNPN TFET（CL-PNPN TFET），通过将GaAs包覆层设计为高P+掺杂的半导体层，有效实现了电荷等离子体的形成，从而在源极区域创造出一个“P+”区域，并在源极和沟道之间形成一个窄的N+口袋。这种结构不仅提高了TFET的性能，还使其在纳米尺度下具备更好的可扩展性。

在制造工艺方面，本文提出的CL-PNPN TFET采用了一种双晶圆的工艺流程。首先，在P+ GaAs衬底上生长本征硅作为沟道层，然后通过离子注入技术形成N+源极和漏极区域。随后，使用SiO₂作为隔离层，并在晶圆旋转后对GaAs层进行刻蚀处理，最后通过高介电常数（High-κ）氧化物和金属栅极的集成，实现对沟道区域的精确静电控制。这种方法避免了传统TFET中对源极和漏极进行单独掺杂的步骤，使得整个制造过程更加高效且兼容于互补金属氧化物半导体（CMOS）工艺。此外，通过引入一个3纳米厚的SiO₂隔离层，可以有效减少包覆层与沟道之间的寄生隧穿效应，从而提升器件的整体性能。

为了评估CL-PNPN TFET的性能，本文采用了2D技术计算机辅助设计（TCAD）模拟工具，并结合了动态非局部带间隧穿模型和肖克利-里德-霍尔（Shockley-Read-Hall, SRH）模型，以准确计算电荷迁移和载流子复合过程。模拟结果显示，该器件在0.7V偏压下，具有26.1 μA/μm的开启电流（I_ON），3.73 × 10¹²的I_ON/I_OFF比值，以及高达73.76 GHz的截止频率（f_T）。这些性能指标表明，CL-PNPN TFET在数字和模拟/射频（RF）应用中表现出色，具有较大的应用潜力。

在器件结构设计上，本文特别关注了包覆层的掺杂浓度（N_Clad）和厚度（T_clad）对性能的影响。研究发现，随着N_Clad从4 × 10¹⁹ cm^?3增加到2 × 10²⁰ cm^?3，I_ON显著提升，而I_OFF和I_ON/I_OFF比值也随之增加。这表明更高的掺杂浓度能够增强电荷等离子体的形成，从而改善隧穿效应和电流驱动能力。然而，当N_Clad过高时，可能会影响器件的稳定性和可靠性，因此需要在性能和工艺可行性之间找到一个平衡点。

同样，T_clad的优化也对CL-PNPN TFET的性能产生重要影响。当T_clad为20纳米时，器件的平均SS达到最低值，约为30.87 mV/dec，表明其具备出色的静电控制能力。同时，I_ON/I_OFF比值也达到最大值，说明此时的器件在开启和关闭状态之间的电流控制最为理想。相比之下，当T_clad为10纳米或15纳米时，虽然电流特性相近，但SS值略高，这可能影响其在低功耗应用中的表现。因此，20纳米的T_clad被认为是最佳选择。

在源极掺杂浓度（N_Source）方面，研究显示，N_Source为1 × 10¹⁹ cm^?3时，器件的I_ON、I_ON/I_OFF比值以及平均SS均达到最佳状态。这表明，适当的源极掺杂浓度不仅有助于形成有效的N+口袋，还能确保在沟道区域实现更陡峭的能带弯曲，从而提高隧穿效率。此外，当N_Source过高时，虽然I_ON有所提升，但I_OFF也会显著增加，这可能降低器件的开关特性。因此，选择N_Source为1 × 10¹⁹ cm^?3是优化器件性能的关键。

在隔离层长度（L_ISO）方面，研究发现，当L_ISO为3纳米时，器件的性能达到最佳状态。这一长度有效抑制了包覆层对沟道区域的寄生隧穿效应，同时保持了良好的电荷等离子体形成。如果隔离层过短，可能会导致包覆层与沟道之间的电场干扰，从而影响器件的开关行为。反之，如果隔离层过长，则可能降低电荷等离子体的效率，导致I_ON下降。因此，3纳米的隔离层长度被认为是最佳设计。

此外，本文还探讨了温度对CL-PNPN TFET性能的影响。与MOSFET相比，TFET对温度变化的敏感性较低，但在某些情况下，温度变化仍会对I_OFF产生显著影响。例如，当温度升高100 K时，I_OFF从8.54 × 10^?19 A/μm增加到4.57 × 10^?15 A/μm，而I_ON则相对稳定。这表明，虽然TFET在高温下仍能保持良好的工作性能，但在极端温度条件下，其关闭状态的电流控制仍需进一步优化。

本文提出的CL-PNPN TFET不仅在结构设计和制造工艺上具有创新性，还在性能表现上展现出显著优势。通过采用GaAs包覆层和电荷等离子体效应，该器件能够在不依赖额外掺杂工艺的情况下，实现高性能的电流控制和低功耗特性。此外，其双栅结构和高κ氧化物的结合，使得器件在高频应用中表现出色，具备较高的截止频率和增益带宽积（GBW）。这些特性使得CL-PNPN TFET成为未来纳米尺度电子器件的重要候选之一，尤其适用于低功耗、高频率和高集成度的电子系统。

在与现有TFET结构的对比中，CL-PNPN TFET展现出更优的性能。例如，与传统的Si基TFET相比，其I_ON值更高，I_ON/I_OFF比值更显著，且SS值更小。这表明，CL-PNPN TFET不仅在结构设计上更具优势，还能够满足未来电子器件对高性能和低功耗的双重需求。此外，其制造工艺的兼容性使其在实际应用中更具可行性，为大规模集成提供了技术支持。

综上所述，本文提出的CL-PNPN TFET通过创新的结构设计和制造工艺，克服了传统PNPN TFET在纳米尺度下的技术瓶颈。其基于GaAs包覆层的电荷等离子体生成方法，不仅简化了制造流程，还提升了器件的性能。同时，该器件在低功耗、高频率和高集成度方面表现出色，为未来的半导体器件发展提供了新的思路。随着技术的不断进步，这种新型TFET有望在下一代电子系统中发挥重要作用，推动电子技术向更小尺寸、更低功耗和更高性能的方向发展。