一个17-fJ/conv-step的FoMw和一个259平方微米的7位C-CIDAC SAR ADC

《IEEE Transactions on Circuits and Systems II: Express Briefs》：A 17-fJ/conv-step FoMw and 259-um2 7-Bit C-CIDAC SAR ADC

电容模数转换器与电荷注入模数转换器融合的SAR ADC结构优化，采用紧凑电荷注入单元和脉冲门控数字控制，在28nm CMOS工艺下实现0.000259 mm2面积和0.835 mW功耗，支持700 MHz采样频率，达到38.7 dB SNDR和17.03 fJ/conv-step能效，显著优于传统时间 interleaving ADC设计。

　　

摘要：

本文介绍了一种基于电容式DAC（CDAC）和电荷注入DAC（CIDAC）的SAR（电容式模拟-to-digital转换器，简称C-CIDAC SAR）模数转换器（ADC），该转换器兼具高能效和低面积的特点。文中分析了最优的C-CIDAC结构，并提出了紧凑的电容单元设计以及简单的数字控制逻辑（如脉冲门控）。该转换器专为时间交错式ADC（time-interleaved ADC）的应用而设计，在28纳米CMOS工艺条件下占用面积为0.000259平方毫米，在700 MHz的采样频率下功耗仅为0.835毫瓦。所提出的C-CIDAC SAR ADC实现了38.7分贝的最大信噪比（SNDR），以及每转换步仅消耗17.03飞焦耳（fJ/conv-step）的功率，这一性能指标在基于电容式技术的ADC中属于最佳水平。

引言

由于技术的发展，硬件数字处理的速度不断提高，对高速ADC的需求也随之增加。时间交错技术（Time-Interleaving）是实现高速ADC的关键技术，它通过并行运行多个ADC片（或通道）来提升转换效率。在时间交错ADC的设计中，单个ADC片的小巧尺寸和低功耗成为重要的设计目标。基于电容式DAC（CDAC）的SAR ADC因其高能效、结构简单和稳定可靠的运行特性而被广泛用作ADC片。然而，由于电容失配和寄生参数的影响，实际所需的CDAC尺寸往往大于基于kT/C噪声准则计算出的最小尺寸，从而导致整体面积效率较低。传统的时间交错SAR ADC通常由四个ADC片组成，每个ADC片的转换速率为1吉秒/秒（1 GS/s），信噪比达到39.72分贝。但其面积约为3600平方微米（3600 um2），对于包含更多片级的更高速度ADC来说过于庞大。为减小CDAC的总体面积，研究人员提出了采用分体电容[2]或定制DAC布局[3]的混合式CDAC方案，但这些方案可能会因电容失配和非线性寄生元件而显著降低ADC的线性度。