全FPGA实现的宽范围时钟分配与自调节同步系统

《IEEE Transactions on Nuclear Science》：A Full FPGA Implementation of Wide-Range Clock Distribution and Self-Regulating Synchronization

基于FPGA MGT的时钟分发与自同步系统研究提出一种新型FPGA实现方案，通过嵌入式时钟信号传输和自调节算法解决传统系统时钟频率范围受限及同步稳定性问题，实现优于10ps的同步精度，适用于Xilinx FPGA平台且无需外部设备。

　　

摘要：

下一代高能物理（HEP）实验需要时钟分配和同步系统，其同步精度需优于10皮秒（ps）。最近的研究表明，现场可编程门阵列（FPGA）中的多 Gigabit 收发器（MGT）可以将时钟信号嵌入到串行数据流中，通过适当的光纤链路进行传输，从而达到这一精度水平。然而，由于 FPGA MGT 的固有局限性，可以通过此类链路分配的时钟频率被限制在一个特定范围内，这可能无法满足某些物理实验的需求，因为这些实验所需的分配时钟频率超出了这个范围。此外，系统在链路初始化或重置后以及环境温度变化期间能够自动保持同步稳定性是非常理想的，同时不显著增加整体系统复杂性。为了解决这两个问题，本文提出了一种完整的 FPGA 实现方案，该方案能够实现宽频率范围内的时钟分配，并具有自我调节的同步功能。由于所提出的方案依赖于特定供应商的 MGT 架构，因此仅适用于配备了 GTP、GTH 或 GTY 收发器的 Xilinx FPGA。不过，由于该实现完全基于 FPGA 固件，且不需要任何外部设备，因此显著降低了系统复杂性，使其更容易集成到使用这些 FPGA 的各种实验中。

引言

大规模高能物理（HEP）实验通常需要精确的时钟分配和同步系统，以实现准确的事件识别和区分。随着探测器技术的进步，下一代实验对时钟分配和同步系统的要求越来越严格。这些要求包括约 10 ps 的均方根抖动（rms jitter），其中包括由时钟抖动引起的短期不稳定性以及由温度变化、电路初始化或重置引起的长期不稳定性 [1]、[2]。目前，主要的时钟分配方法是使用现场可编程门阵列（FPGA）中的多 Gigabit 收发器（MGT）将时钟信号嵌入到串行数据流中，在领导节点通过光纤链路传输，并在跟随节点使用另一个 MGT 恢复该信号。同时，领导节点和跟随节点之间的时钟同步可以通过 White Rabbit（WR）项目中提出的时序数据包交换过程来实现 [3]。在这样的系统 [4]、[5]、[6] 中，诸如初始化或重置后的 MGT 延迟不稳定性、光纤链路中的延迟不对称性以及环境温度变化等因素会显著降低同步性能。最近的研究已经有效地解决了这些关键问题，因此现在可以使用 FPGA MGT 通过适当的光纤链路实现优于 10 ps 的同步精度 [7]、[8]、[9]。