逻辑在内存堆叠架构中三维电力分配网络的精细建模与评估

《IEEE Transactions on Signal and Power Integrity》：Fine-Grained Modeling and Evaluation of 3-D Power Distribution Networks in Logic-on-Memory Stacking Architecture

三维堆叠技术突破摩尔定律瓶颈，成为高性能芯片封装主流。针对逻辑-内存（LoM）架构中电源分配网络（PDN）设计难题，提出细粒度三维PDN分析模型，通过分层建模实现全芯片电源完整性快速评估，并优化多层级连接、金属层配置及TSV密度等关键参数。

　　

摘要：

随着人工智能生成内容和其他应用中对计算能力需求的不断增长，三维（3-D）堆叠技术已经有效突破了摩尔定律的瓶颈，成为高性能芯片封装技术的首选。特别是在逻辑集成在内存（LoM）场景中，由于其强大的工业可行性，3-D堆叠技术充分发挥了其极高的互连密度和低通信延迟的优势，非常适合应对“内存墙”瓶颈带来的带宽扩展挑战。然而，LoM架构更高的集成度和更低的功耗要求给堆叠芯片的电源设计带来了显著挑战。当前的EDA工具缺乏快速有效地探索LoM电源分配网络（PDN）最佳设计的能力，而现有的SPICE类型的3-D PDN分析模型通常由于建模方法过于简化以及电源分析过于理想化而无法适用于LoM结构，例如近内存计算和高带宽处理器在计算/内存堆叠场景中的应用。在这项工作中，我们首次提出了一种专为LoM堆叠架构设计的细粒度3-D PDN分析建模方法。我们的建模方法全面考虑了堆叠架构内的电源特性，并根据估计的面积、功耗和后端线束尺寸对整个芯片的PDN进行了细粒度分割和建模，从而能够在物理设计阶段之前快速准确地评估不同PDN设计方案的电源完整性（PI）。此外，我们还在多种物理设计空间中探索了最佳的3-D LoM PDN设计，包括多层PDN连接方案、金属层配置以及硅通孔放置密度。最终...

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引言

随着计算密集型应用（如大规模AI和自动驾驶）的扩展，计算能力的目标已经提升到了每秒太次级运算（tera operations per second）甚至拍次级运算（peta-level）的水平。然而，“内存墙[1]”瓶颈阻碍了高级处理器中带宽上限与计算能力需求之间的同步，导致随着芯片工艺的迭代，理论峰值与实际最大可用计算能力之间的差距逐渐增大。这就要求处理器具备高带宽特性，促使设计人员探索偏离传统2-D设计的新概念。以芯片片（chiplet）为核心的2.5维（2.5-D）集成技术[2]、[3]、[4]、[5]、[6]因其高灵活性和成本效益而受到了广泛关注。然而，2.5-D集成在提高性能的同时也增加了面积开销，这意味着带宽仍然受到水平布线的物理限制，实际传输比特数与理想最大值之间仍存在差距。