一种具有0.41纳秒CLK-OUT延迟、0.22微伏均方根输入参考噪声的CMOS集成动态比较器，该比较器配备了用于电荷重用的翻转电容器

《IEEE Solid-State Circuits Letters》：A 0.41-ns CLK-OUT Delay, 0.22-μVrms Input-Referred Noise CMOS Integration Dynamic Comparator With Flipping Capacitor for Charge Reuse

提出一种高速度、低功耗的CMOS集成动态比较器，通过电荷重用技术降低功耗，22nm工艺实现0.22μVrms输入噪声和227fJ/转换能量效率，较StrongARM提升2倍，嵌入式锁存器使CLK-OUT延迟降至0.41ns，较现有CMOS方案快20倍。

　　

摘要：

本文介绍了一种高速且功耗低的CMOS集成动态比较器。通过CMOS集成技术实现了低输入参考噪声。为了降低功耗，引入了一种通过切换pMOS/nMOS集成节点上的飞电容来重用电荷的方案。这款22纳米工艺的原型器实现了0.22 μVrms的输入参考噪声，每次转换的能耗仅为227-fJ，相比同一工艺下的StrongARM产品，其功耗降低了2倍。此外，由于嵌入了锁存级，其CLK-OUT延迟仅为0.41 ns，比现有的CMOS集成设计快了20倍以上。

引言

比较器是模拟电路和混合信号电路（例如ADC [1]、[2]）中最重要的组成部分之一。动态比较器由一个时钟驱动的预放大级和一个锁存器组成。输入参考噪声、CLK-OUT延迟和功耗是最关键的性能参数。预放大器的噪声通常决定了整个电路的噪声性能，进而限制了ADC的精度。传统动态比较器的输入对通常由nMOS或pMOS组成。然而，采用能够同时使用nMOS和pMOS输入对的电流重用CMOS预放大器可以将噪声性能提高一倍。之前的双向比较器 [2]、浮动反相器放大器（FIA） [3]、[4]、[5] 研究也应用了CMOS集成技术，但这些方案需要额外的控制逻辑来实现多相位操作（仅使用nMOS或pMOS），或者需要预设延迟以实现足够的集成效果。显然，多相位操作会延长比较时间，从而严重限制了电路的运行速度。