利用SIXOR和TMSL逻辑实现的高速低成本阵列式忆阻式乘法器

《IEEE Transactions on Nanotechnology》：High-Speed and Low-Cost In-Array Memristive Multipliers using SIXOR and TMSL Logics

Memristive系统兼具存储和计算优势，本文提出一种基于Single-cycle In-memristor XOR和Three Memristors Stateful Logic门的新型全加器，并应用于两个阵列乘法器设计。第一个乘法器通过优化计算步骤实现70%平均延迟降低，第二个乘法器通过高效复用资源减少36%的Memristor数量，两者在平衡型FoM指标下分别提升4.6倍和14.9倍性能。

　　

摘要：

忆阻系统具有许多令人期待的特性，使其既适合用于存储也适合用于计算。忆阻器可以执行逻辑运算，并且可以用作数字电路（如加法器和乘法器）的基本结构。在本文中，首先提出了一种新的快速且低成本的全加器（FA），该加器采用了单周期忆阻器异或（SIXOR）门和三忆阻器状态逻辑（TMSL）门，结合了这两种逻辑的优点。然后，将这种全加器作为两个新型阵列乘法器的基本单元之一。第一个提出的乘法器在设计上实现了最低的计算步骤（延迟），其延迟平均比现有设计低约70%。第二个提出的乘法器作为一种低成本设计，通过更高效地重用现有资源，所需的忆阻器数量非常少，同时仍然保持较低的延迟。与最先进的乘法器相比，该乘法器的忆阻器使用量平均减少了约36%。根据分析，这两种提出的阵列乘法器在基于不同性能指标（FoMs）的情况下，都比最先进的设计具有显著的效率优势。例如，在平衡性能指标（FoM）下，即计算步骤数量和所需忆阻器数量权重相等的情况下，第一个和第二个提出的乘法器在64位乘法运算中的性能分别比现有设计提高了4.6倍和14.9倍。