基于线性化动态放大器和输入缓冲器的22nm FDSOI高能效流水线-SAR ADC设计

《IEEE Open Journal of Circuits and Systems》：An Energy-Efficient Pipeline-SAR ADC Using Linearized Dynamic Amplifiers and Input Buffer in 22nm FDSOI

本刊推荐：为解决传统静态电流闭环OTA在高速高精度ADC设计中面临的功耗与速度权衡难题，研究人员开展了基于线性化动态放大器(DA)的流水线-SAR ADC研究。通过创新性地利用输入晶体管在弱反型与强反型过渡区的非线性互消特性，实现了-52dB总谐波失真(THD)的线性化DA。在22nm FDSOI工艺下制作的原型芯片在920MS/s采样率下达到37dB SNDR，功耗仅1.8mW，其Walden优值(FOMW)为34.9fJ/conv。该技术为高速低功耗数据转换器设计提供了新思路。

　　

在当今高速通信和信号处理系统中，模数转换器(ADC)作为连接模拟世界与数字世界的桥梁，其性能直接影响整个系统的效能。传统流水线ADC中广泛使用的静态电流闭环运算跨导放大器(OTA)虽然性能稳定，但为了实现高速转换且维持低功耗，设计难度极大。随着工艺尺寸的不断缩小，这一矛盾愈发突出。

近年来，动态放大器(DA)因其高度功率效率的积分型建立特性而受到关注。与传统OTA的指数式建立不同，DA采用基于电流积分的开环结构，在复位相位将输出复位至电源电压，在放大相位将差分输入电压转换为电流并积分到输出电容上。如公式(1)所示，其增益A_int由跨导G_m、积分电容C_int和积分时间T_int共同决定：A_int = (G_m/C_int)·T_int。这种积分型建立所需时间显著少于传统指数建立，即使对于中等精度的建立(相当于6个RC时间常数)，积分型建立所需的G_m也能减少三倍，从而大幅降低功耗。

然而，动态放大器也有明显缺点。其非线性失真问题尤为突出，限制了在高分辨率ADC中的应用。此前，DA主要被用于分辨率低于8位的流水线架构ADC中。为了提高位数，可以采用高于4位分辨率的第一级来放松对DA残余放大的线性度要求，但这会增加第一级的电容负载，将转换速度限制在500MS/s以下。

多伦多大学的研究团队在《IEEE Open Journal of Circuits and Systems》上发表了一项创新研究，提出了一种线性化动态放大器技术，并将其应用于流水线-SAR ADC的设计中。该研究旨在解决动态放大器线性度不足的核心问题，同时保持其高功率效率的优势。

研究人员采用了几个关键技术方法：首先开发了基于全区域MOSFET模型的DA线性化技术，通过调节输入晶体管的偏置点使其工作在弱反型与强反型的过渡区域，利用扩展和压缩非线性相互抵消的原理实现线性度优化；其次将线性化DA创新性地应用于ADC输入缓冲器，替代传统的源跟随器结构；此外还设计了基于22nm FDSOI工艺的9位3级流水线-SAR ADC原型，利用该工艺的背栅偏置特性优化DA性能；采用了循环展开结构的异步SAR架构最大化转换速度；使用定制金属-氧化物-金属(MOM)电容实现CDAC，确保匹配精度。

II. 动态放大器线性化

研究发现，动态放大器的非线性特性取决于输入晶体管的工作区域。在强反型区，有效跨导G_m(eff)随着输入信号幅度增加而减小；而在弱反型区，G_m(eff)则由具有较大跨导的一侧主导。关键发现是：在弱反型与强反型的过渡点，失真达到最小值。

研究人员采用覆盖强弱反型区的全区域MOSFET模型进行验证，忽略沟道长度调制和体效应等二阶效应。模型输出电流I_o表示为：I_o = Kf(V_i)²/(1+θf(V_i))，其中K是常数代表μ_nC_oxW/L，θ是模拟所有短沟道效应的数学拟合参数。

通过分析微分输出电流I_od的前三阶导数，研究人员发现当V_CM-V_T约为62-73mV时，二次谐波失真(HD₂)和三次谐波失真(HD₃)分别达到最小值。虽然HD₂和HD₃对偏置点选择非常敏感，但总谐波失真(THD)对偏置的敏感度较低，在实际应用中具有更宽的近似最优点范围。

III. 动态放大器作为输入缓冲器

传统ADC输入缓冲器通常采用静态电流源跟随器结构，但为了满足ADC全分辨率的噪声和线性度要求，即使是低分辨率(7位)高速(>1GHz)的SAR ADC，其缓冲器功耗也常常与第一级残余放大器(RA)相当甚至更高。

研究团队创新性地将线性化动态放大器应用于输入缓冲器设计。理论分析表明，在相同设置精度下(β=6，对应8位精度)，源跟随器的功率-噪声(PN)乘积比动态放大器高约2.5倍。仿真结果验证了这一分析，动态放大器在达到相似噪声性能的同时，功耗比源跟随器低60%。

线性度方面，当动态放大器偏置在最佳线性度点时，其HD₂和HD₃与源跟随器相当，而总谐波失真(THD)在最佳偏置点下低于差分源跟随器，达到-49.3dB。

IV. proposed架构与电路设计

研究人员设计了9位3级流水线-SAR ADC来验证线性化动态放大器的有效性。该ADC工作在920MS/s采样率下，第一级残余放大器(RA)增益约为4，第二级RA增益为6，内置流水线冗余以减轻比较器和放大器的偏移。

输入缓冲器采用基于逆变器的动态放大器结构，通过调节输入晶体管的背栅偏置电压(V_BP和V_BN)来优化线性度，避免了传统V_CM调谐方法中输入开关产生的回踢噪声。使用该输入缓冲器后，ADC输入端的观测电容从90fF降至4fF。

残余放大器(RA)也采用动态放大器，通过开关电容注入偏置电压，改变共模使得放大器工作在最优点。SAR阶段采用循环展开的异步结构最大化转换速度，每比特转换预算约100ps，其中比较器决策时间50ps，C-DAC建立时间30ps，逻辑延迟20ps。

V. 测量结果

原型芯片采用GlobalFoundries 22nm FDSOI工艺制造，核心面积仅30μm×100μm。测量结果显示，当第一级RA的V_CM未校准(465mV)时，ADC输出的SNDR为28.3dB，存在明显杂散和抬高的噪声基底。将RA1的V_CM调整至最佳值398mV后，三次谐波和SFDR改善了19dB，整体SNDR提高了12dB，达到41.4dB。

在接近奈奎斯特频率(F_SIG=451MHz)的输入下，SNDR降至36.5dB，这与所用输入和时钟源的抖动规格一致。测量的微分非线性(DNL)和积分非线性(INL)最差情况分别为+0.9LSB和-1.16LSB。

ADC在920MS/s采样率下总功耗为1.83mW，其中SAR阶段占主要部分，残余放大器消耗不到总功耗的四分之一。与传统设计相比，基于DA的输入缓冲器仅占总功耗的5%，而传统设计中输入缓冲器功耗通常与第一级RA相当甚至更高。

该研究成功演示了在流水线-SAR ADC中采用线性化积分动态放大器作为第一残余级和输入缓冲器的可行性。通过调节第一残余级的输入共模和输入缓冲器的背栅，利用FDSOI工艺的背偏置特性，有效减轻了动态放大器的失真问题。基于全区域模型的谐波失真分析表明，通过优化线性度的调谐可使THD改善超过18dB。

原型ADC实现的Walden优值(FOM_W)在不含输入缓冲器时为34.9fJ/conv，包含基于DA的输入缓冲器后为68.4fJ/conv，与包含输入缓冲器阶段的已有发表成果具有可比性。这种线性化方案使动态放大器在保持功率效率的同时实现了可观的线性度，为高速低功耗数据转换器设计提供了新的技术路径。

研究还证明，在22nm及更先进工艺节点下，通过适当偏置控制，动态放大器可以替代传统源跟随器作为ADC输入缓冲器，大幅降低输入电容和功耗，这对于需要多ADC并行交织的应用场景具有重要意义。