关于3纳米节点无结晶体管微型化影响的仿真研究

《IEEE Transactions on Nanotechnology》：Simulation Study on the Impact of Miniaturization in 3 nm Node 3D Junctionless Transistors

基于无结纳米片门晶体管（JL-NSGAAFET）在3纳米技术节点的TCAD模拟研究，验证了其兼容现有制造工艺的可行性，采用高k介电质（HfO2）和金属栅（TiN）技术增强电场控制。仿真结果显示该器件具有近理想的亚阈值斜率（-62.3mV/dec）、低DIBL（0.15V）和高I ON/I OFF（10^6），较传统NSGAAFET在驱动电流和工艺简化方面具有优势。

　　

摘要：

无结纳米片全环绕栅场效应晶体管（JL-NSGAAFET）是一种具有前景的技术，其特点是源极、通道和漏极之间没有任何结。这种设计使得晶体管可以在进一步缩小尺寸的同时限制短通道效应。在本文中，通过3D TCAD仿真探讨了JL-NSGAAFET作为下一代3纳米技术节点的潜在候选者。首先，我们提出并模拟了一种与当前制造技术兼容的JL-NSGAAFET制造策略，该策略基于反转模式NSGAAFET的制造工艺。此外，还在制造过程中采用了高k值栅极介质（HfO2）和金属栅极技术（TiN），以增强对n型和p型晶体管的电场控制能力。随后，我们通过引入漂移扩散模型和量子密度梯度校正进行了电气仿真。我们对器件的电气性能进行了表征，并将其与传统的NSGAAFET进行了比较。为了研究器件尺寸缩小对不良短通道效应的影响，我们模拟并分析了栅极长度（LG）从20纳米变化到12纳米时的器件性能。我们的仿真结果表明，JL-NSGAAFET具有接近理想的亚阈值斜率、较低的漏极诱导势垒降低（DIBL）以及较高的开/关电流比（ION/IOFF），并且由于没有结的存在，还具有更大的驱动电流和更简单的制造工艺优势。

引言

如今，半导体器件在数字和通信技术中发挥着重要作用。随着晶体管尺寸的不断缩小，实现更好性能的同时，热量和功耗的增加也变得越来越困难[1]。通过对通道进行更好的电场控制（通过全环绕栅极结构，如FinFET和纳米片全环绕栅FET（NSGAAFET）），可以实现高集成密度、高性能和低功耗[2]、[3]、[4]、[5]、[6]、[7]。然而，在下一代技术节点的制造过程中，随着晶体管尺寸的进一步减小，又出现了新的挑战。此外，随着通道长度的缩短，漏极附近的电场增强，从而降低了栅极的电场控制效果。由于硅中掺杂剂的扩散，反转模式晶体管会受到有效通道长度变化的影响。在纳米尺度上开发超锐利的源极和漏极结存在困难，因为这需要极高的掺杂浓度梯度[1]、[2]、[3]、[4]、[5]、[6]、[8]。无结晶体管（JLT）是一种有前景的技术，因为它在源极、通道和漏极之间具有均匀的掺杂浓度。因此，当晶体管导通时，有效通道长度等于物理栅极长度（L_G）。通过将JLT与全环绕栅（GAA）等多栅结构相结合，可以获得具有更好短通道效应（SCEs）免疫性和高开/关电流比（I_ON/I_OFF）的器件，同时减少SCEs，例如漏极诱导势垒降低（DIBL）[9]。在本文中，我们通过Sentaurus TCAD套件[10]中的制造过程仿真，研究了一种适用于3纳米技术节点（N3）尺寸的无结NSGAAFET（JL-NSGAAFET）的新型制造策略。所提出的制造工艺与当前制造技术完全兼容，并且相比传统工艺复杂性显著降低。然后，我们对获得的JL-NSGAAFET器件进行了电气性能研究。仿真结果通过实验结果得到了验证。最后，我们将JL-NSGAAFET的性能与反转模式NSGAAFET进行了比较，以直接了解其相对于最新和当前市场上技术的性能表现。我们的研究结果建议基于所提出的JL-NSGAAFET的制造和测试进行进一步的实验研究，以确认该器件的预期优势。