基于可扩展芯片粒的28GHz数字波束成形系统：实现大规模阵列分布式处理新架构

《IEEE Open Journal of the Solid-State Circuits Society》：A 64 Element 28GHz Digital Beamformer Based on Tileable Synchronized Distributed Beamforming Chiplets

本文报道了一种创新的可扩展数字波束成形架构，通过分布式芯片粒协同处理解决了大规模阵列（64单元）的实现难题。研究团队开发了基于Streaming-AIB数据链的16单元芯片粒，采用螺旋拼接技术实现阵列规模灵活扩展，实测显示每波束通道功耗仅23mW，误码率达3E-12。该工作为6G通信和卫星应用提供了高效能、低功耗的波束成形解决方案。

　　

随着6G通信、卫星通信和国防应用的快速发展，大规模数字波束成形技术成为提升系统性能的关键。在毫米波频段，大规模阵列能通过增大有效孔径来提高空间选择性，生成更窄、更定向的波束，从而克服高频路径损耗并改善信噪比。然而，实现数百甚至数千单元的大型阵列面临严峻挑战：单芯片方案受限于毫米波路由损耗、I/O拥堵和时钟分布问题；传统采用SERDES链路的集中式数字波束成形虽然能提供精确波束图案，但长距离传输原始数据会导致功耗高、布线拥堵和延迟问题。

针对这些挑战，密歇根大学研究团队在《IEEE Open Journal of the Solid-State Circuits Society》上发表了一项突破性研究，提出了一种基于可扩展芯片粒的分布式数字波束成形架构。该研究通过四个关键技术创新实现了高效能大规模阵列：一是采用分布式协同处理架构，将波束成形计算分散到多个芯片粒；二是开发了低功耗Streaming-AIB芯片间数据链路；三是设计了螺旋拼接拓扑支持阵列灵活扩展；四是实现了多芯片数字PLL时钟同步方案。

核心技术方法包括：1）采用16单元芯片粒集成毫米波前端、ADC和数字信号处理，每个芯片粒处理局部波束成形；2）通过改进的AIB接口实现13Gbps芯片间数据传输，能耗仅1.4pJ/bit；3）利用多芯片数字PLL确保芯片粒间时钟相位同步；4）基于LTCC衬底集成64单元天线阵列，采用背侧芯片粒安装优化毫米波路由。

系统架构设计方面，研究团队提出了创新的分布式协作处理方案。与传统将数字化天线波形流式传输到单个数字波束成形处理器不同，新架构将整个阵列划分为由单个芯片粒处理的子阵列。每个芯片粒包含RF前端、数字化和部分阵列波束成形功能，部分波束成形数据在菊花链中累积求和，每个芯片粒接收前一个芯片粒的部分数字波束数据并传输到后续芯片粒。

Streaming-AIB芯片粒数据链路是项目的核心创新之一。研究团队对标准AIB接口进行了三项关键改进：增加流式传输支持数字波束成形器的同步操作；将链路距离延长10倍以支持28GHz阵列所需的18mm芯片间链路；调整物理I/O布局以适应模块内路由限制。13Gbps的Streaming-AIB总线包含13条并行1Gbps数据通道，配备转发的1GHz符号定时时钟和250MHz数据帧时钟。

螺旋拼接架构解决了大规模阵列的物理实现难题。通过在对角相对位置布置Streaming-AIB发送和接收I/O引脚，并将每个芯片粒相对于前一个芯片粒旋转90°，确保对角线布置的传输和接收Streaming-AIB I/O引脚在芯片间保持对齐。这种设计使单一芯片粒设计能够支持大型天线阵列，只需简单旋转芯片粒即可使TX和RX对齐。

芯片粒接口与同步方案确保了系统可靠性。多芯片数字PLL方案通过相位比较器和可编程延迟元件测量通道延迟，确保芯片粒间时钟相位对齐。相位比较器在4GHz时钟下工作，通过D触发器对250MHz主时钟和环回时钟进行采样，XOR门比较采样输出，结合超前/滞后检测器提供相位差的幅度和相对符号信息。

芯片粒架构集成方面，每个芯片粒包含16个28GHz前端，直接与衬底上的16个50Ω贴片天线接口。前端下变频至1GHz中频，单个LC PLL向混频器分配27GHz本地振荡器时钟。基于多路复用器的比特流处理利用Σ-Δ ADC的窄字宽输出，通过数字多路复用器实现乘法运算，相比传统DSP降低了数字功耗和面积。

连续时间带通Σ-Δ ADC对采用第四级连续时间带通Δ-Σ调制器，具有级联谐振器反馈架构和前馈路径，过采样比为20。每个ADC模拟SNDR为44dB，通过一对相位偏移180°的采样ADC求和，提供3dB SNR改善并形成抑制4GHz ADC采样频率的FIR滤波器。

原型系统采用40nm CMOS工艺制造的可拼接16单元芯片粒，尺寸为2.8mm×2.8mm。四个芯片粒安装在定制15层Kyocera LTCC衬底背面，衬底正面为8×8 28GHz孔径耦合微带贴片天线阵列。测试结果显示，64单元波束图案与仿真理想结果高度吻合，Streaming-AIB芯片到芯片到FPGA的误码率在最大1Gbps数据速率下为3E-12。

与现有技术对比表明，该工作在多方面实现突破：支持芯片粒拼接和多芯片时钟同步；每波束通道功耗在低功耗模式下仅23mW，2x子ADC模式下为29mW；采用Streaming-AIB离线数据链路替代传统SERDES；在保持10位相位移位分辨率的同时实现64单元阵列规模。

研究结论表明，这种可扩展数字波束成形架构通过分布式协同波束成形有效支持大规模阵列应用。每个芯片粒作为自包含的部分阵列数字波束成形器，结合高能效Streaming-AIB接口，在阵列内平衡计算负载，可使用单一芯片粒设计扩展到更大阵列。螺旋拼接架构解决了多芯片数字波束成形器中的高速数字路由挑战，相比传统方法显著降低功耗。该技术为需要大阵列尺寸、高效率、紧凑外形和易于模块集成的应用展示了巨大潜力，在定制LTCC衬底上集成的四个芯片粒提供了具有最小尺寸和重量的高效天线到数字解决方案。

这项研究的重要意义在于为未来无线通信系统提供了可行的技术路径，特别是在6G和卫星通信领域，大规模MIMO阵列的实现将不再受限于芯片尺寸和功耗约束，为下一代通信基础设施的发展奠定了坚实基础。