面向边缘计算的FPGA-HLS硬件加速器：PCA+SVM实时处理架构创新

《IEEE Access》：High-Level Synthesis Based FPGA Hardware Architecture for PCA+SVM for Real-Time Processing on Edge Computing Platforms

本文针对边缘计算平台在实时数据处理中面临的带宽、延迟和资源约束等挑战，提出了一种基于高层次综合（HLS）的FPGA硬件加速器，用于实现PCA（主成分分析）与SVM（支持向量机）融合模型的在线训练与推理。研究通过优化数据流架构和HLS指令（如流水线、数组分区等），在Zynq UltraScale+ FPGA上实现了最高253.7倍的加速比，同时保持高分类精度（如Optdigit数据集达99.57%）和低功耗（4.213 W）。该工作为资源受限的边缘设备提供了高效的实时数据分析解决方案，填补了现有研究中PCA+SVM硬件加速器的空白。

　　

在物联网和智能系统时代，海量数据从各类终端设备涌向云端，导致带宽紧张、延迟高企，难以满足自动驾驶、工业自动化等场景的实时性要求。边缘计算通过将数据处理任务下沉到网络边缘，虽能缓解云端压力，但其发展仍处于早期阶段，缺乏支持实时原位分析的高效计算架构。传统机器学习模型如支持向量机（SVM）虽在分类任务中表现优异，但面对高维数据时计算复杂度剧增；而主成分分析（PCA）作为降维技术可提取关键特征，提升SVM效率。然而，现有软件实现的PCA+SVM模型难以在资源受限的边缘设备上满足实时处理需求。

为此，Mokhles A. Mohsin与Darshika G. Perera在《IEEE Access》上发表研究，提出了一种基于高层次综合（HLS）的FPGA硬件加速器，用于PCA+SVM模型的实时处理。该工作基于作者团队此前筛选出的最优计算模型（Model 3），通过HLS将PCA与SVM算法转化为可综合的C/C++代码，并利用流水线（PIPELINE）、数据流（DATAFLOW）等优化指令，在AMD/Xilinx ZCU104开发板（搭载Zynq UltraScale+ XCZU7EV FPGA）上构建了高度并行的硬件架构。研究采用Wine和Optdigit两类数据集验证性能，通过AXI定时器实测执行时间，并利用Vivado工具分析资源占用与功耗。

关键技术方法包括：（1）基于AXI流接口的数据流水线设计，避免中间数据缓存；（2）将PCA分解为均值计算、协方差矩阵、特征值分解（EVD）及主成分计算四阶段硬件模块；（3）采用改进的序列最小优化（SMO）算法实现SVM训练与推理；（4）通过HLS指令优化计算并行度与内存访问效率；（5）集成DMA控制器实现FPGA与片外DDR4-SDRAM间高速数据传输。实验使用25%数据训练、75%数据测试的划分策略，确保模型泛化能力。

系统架构设计

研究设计了包含处理系统（PS）与可编程逻辑（PL）的异构架构。PS端的ARM Cortex-A53处理器负责任务调度与数据预处理，PL端部署PCA+SVM硬件IP核，双方通过AXI-4总线交互。AXI定时器用于精确测量硬件与软件执行的时延差异。

性能分析

在分类准确率方面，硬件加速器与软件版本完全一致（Wine数据集87.85%，Optdigit数据集99.57%），证明硬件实现未损失精度。时序性能上，PCA+SVM硬件在Optdigit数据集（1125×64矩阵）上的执行时间仅8.1微秒，较软件加速253.7倍；单独PCA与SVM模块亦分别实现151.7倍与204倍加速。资源占用方面，Optdigit数据集触发更多LUT（33%）、BRAM（10%）和DSP（19%）消耗，但仍在Zynq芯片资源上限内。功耗分析显示，动态功耗随数据规模增大而上升（Optdigit数据集达3.563 W），而静态功耗稳定在0.65 W左右。

与现有工作对比

相较于文献中的HLS-based PCA设计（如[37]执行时间5 ms），本研究将PCA处理30×16数据集的时间缩短至4.3微秒；SVM硬件对比[39]的11.26微秒，进一步降至5.4微秒。此外，该研究是首个实现PCA+SVM融合模型硬件加速的工作，填补了边缘计算场景下的技术空白。

研究结论表明，基于HLS的FPGA硬件加速器能显著提升PCA+SVM模型在边缘平台上的实时处理能力，且具备低功耗、高灵活性和可扩展性。未来工作将探索动态部分重配置技术以适配多变负载，并扩展至更大规模数据集及视频分析等应用场景。此项成果为边缘智能设备的实时数据分析提供了切实可行的硬件解决方案。