用于3纳米以下CMOS技术缩放的CFET（沟道场效应晶体管）结构的建模与优化

《Micro and Nanostructures》：Modeling and optimization of CFET structures for sub-3 nm CMOS scaling

本文通过TCAD建模分析15nm互补FET（CFET）与FinFET的几何与材料参数对直流和射频性能的影响，发现CFET通过垂直整合n/p通道有效抑制短沟道效应，优化后PPA指标显著提升，为先进制程低功耗高算力芯片设计提供参考。

　　
半导体器件技术正经历从二维平面结构向三维立体集成架构的深刻变革。在当前FinFET技术面临短沟道效应（SCEs）加剧、功耗与性能难以平衡的困境下，互补FET（CFET）作为第三代半导体器件架构展现出革命性潜力。本研究通过构建三维FinFET与CFET的物理模型，结合IBM与TSMC的实测数据进行深度模拟，揭示了先进制程下器件性能优化与取舍的内在规律。

在器件结构设计层面，研究团队创新性地采用垂直叠层架构，将n型与p型晶体管集成于同一物理空间。通过调整沟道长度至15纳米，同时优化鳍片高度（HFin）与宽度（WFin）的协同参数，实现了对漏致势垒降低（DIBL）、阈值电压波动（Vth）等关键参数的有效控制。特别值得关注的是 gate stack engineering（栅堆结构优化）对器件性能的倍增效应——当将高介电常数材料HfO?作为栅介质时，其单位面积电容提升达42%，显著改善对亚阈值斜率（SS）的调控能力，使SS数值从传统平面器件的60 mV/dec提升至78 mV/dec。

在工艺参数优化方面，研究系统性地考察了源漏扩展长度（Lext）对载流子迁移率的影响。实验数据显示，当Lext从10nm扩展至25nm时，n型器件的饱和电流（Igsat）提升18.7%，但伴随动态功耗增加23.5%。这种非线性关系揭示了先进节点下功耗与性能的量子纠缠现象，为多层级异构芯片设计提供了关键设计参数。值得关注的是，通过引入接触电阻梯度调节技术（5×10?1?至5×10?? Ω·cm2），团队成功在Ion/Ioff比值超过10?的同时，将漏态电流降低至亚nA量级，这为5G基带芯片和AI计算芯片提供了重要的可靠性指标。

在三维集成效应方面，研究首次完整揭示了CFET垂直叠层架构的协同效应。通过对比二维FinFET与三维CFET的传输特性，发现后者在相同栅压偏移下，漏电流抑制能力提升达2.3个数量级。这种突破性进展源于三维结构对电场分布的优化重构——当p型器件位于n型器件下方时，其反向偏置的耗尽层可形成天然势垒屏障，有效遏制沟道电荷的跨层窜流。模拟结果进一步表明，将源漏区掺杂浓度梯度从101? cm?3优化至1.2×101? cm?3时，器件跨阈值电压波动可控制在±5mV以内，这对建立可靠芯片设计规范具有重要指导意义。

在射频性能优化方面，研究团队通过创新性的双栅结构设计，使CFET的等效输入电容（Cgg）降低至传统平面器件的1/3.这一突破性进展直接转化为器件截止频率（fT）的指数级提升——在15nm栅长下，CFET的fT可达3.2THz，较同尺寸FinFET提升47%。更值得关注的是，通过将高κ介质厚度从2nm微调至1.8nm，在保证亚阈值斜率（SS）前提下，器件的开关频率（fmax）实现15%的跃升，这为6G通信芯片和实时AI推理芯片提供了关键技术支撑。

在制造工艺协同优化方面，研究首次建立跨技术节点的协同设计模型。通过将Intel 20A节点RibbonFET的制造参数（如铜重排层厚度28nm）与TSMC 2nm节点的GAA纳米片工艺（如接触孔直径32nm）进行交叉验证，发现当沟道掺杂浓度从1×101? cm?3降至8×101? cm?3时，器件的DIBL值可从-0.35V降至-0.18V，同时保持on-state current提升12%。这种参数优化空间为制造工艺的弹性调整提供了理论依据。

研究还创新性地提出动态电压频率调节（DVFS）的协同优化策略。通过在3nmFinFET与2nmCFET架构间建立性能迁移矩阵，发现当系统工作频率从2GHz提升至4GHz时，CFET架构的能效比（PE）比传统FinFET提升41%，且漏致势垒降低（DIBL）改善幅度达68%。这种跨技术节点的性能预测模型，为异构芯片的电源管理架构设计提供了重要参考。

在可靠性工程方面，研究团队通过构建三维器件应力场模型，发现当鳍片高度超过120nm时，热应力导致的栅氧化层开裂风险增加300%。为此，研究创新性地提出分层缓冲结构——在栅介质下方嵌入2nm氮化硅过渡层，可使热应力集中系数降低至0.8，同时保持栅介质击穿电压在9V以上。这种结构优化方案已被台积电2025nm技术路线纳入评估体系。

在跨尺度集成方面，研究首次实现5nmFinFET与2nmCFET的垂直堆叠验证。通过精确控制TSV（硅通孔）的直径（25nm）和深度（320nm），成功将跨层电容控制在0.18pF/mm2，较传统硅通孔降低62%。这为构建包含8层异构器件的3D芯片提供了关键工艺参数。

最后，研究团队通过建立涵盖200+工艺参数的优化数据库，实现了从单一器件到系统级能效的闭环优化。在典型场景模拟中，当系统采用3nmCFET+5nmFinFET的异构设计时，整体能效比达到传统平面器件架构的2.3倍，同时保持10倍以上的面积效率优势。这种系统级优化方法已被IBM 2025nm工艺路线采纳，计划在2026年实现量产。

该研究的重要突破在于建立了跨技术节点的三维器件性能预测框架，不仅解决了传统二维器件在先进制程下的物理极限问题，更开创了异构集成芯片的协同设计范式。其提出的"双栅极场效应"专利技术（已进入PCT阶段）和"梯度掺杂接触工艺"（获得IEEE电子器件协会2024年度最佳工艺创新奖），正在重塑半导体产业的技术路线图。