一种具有并行延迟采样的面积效率高的噪声整形SAR ADC

《IEEE Transactions on Very Large Scale Integration (VLSI) Systems》：An Area-Efficient Noise-Shaping SAR ADC With Parallel-Delayed Sampling

提出一种基于并行延迟采样（PDS）的噪声整形SAR ADC，通过多周期残压采样减少积分电容面积，并采用预放大器避免信号衰减。130nm工艺下，16OSR实现80.93dB SNDR，23.46μW功耗，4.2NS/面积效率因子，170.13dB FoM。

　　

摘要：

本文介绍了一种采用并行延迟采样（PDS）技术的面积高效噪声整形（NS）连续逼近寄存器（SAR）模拟-to-digital转换器（ADC）。该转换器通过多个ADC转换周期对残余电压进行采样，从而增强噪声整形效果，无需使用传统级联无源积分器所需的大容量积分电容。在采样电容与积分器之间加入前置放大器，以防止信号衰减，并进一步减小积分器的面积。PDS和前置放大器为噪声传递函数（NTF）引入了两个左半平面极点，以增强噪声整形效果，同时降低寄生电容的影响，从而提升系统鲁棒性。使用130纳米CMOS工艺设计了一个9位NS-SAR ADC原型。在16倍的过采样比（OSR）下，该ADC实现了80.93分贝的峰值信噪比和失真比（SNDR），噪声整形效率为4.2 NS/面积。其功耗为23.46 μW，在19.53 kHz的带宽范围内工作，其Schreier优值（FoM）为170.13分贝。