面向2纳米技术节点的互补场效应晶体管(CFET)：从器件到电路视角的全面评述

《IEEE Journal of the Electron Devices Society》：Complementary Field Effect Transistor (CFET) for the 2-nm Technology Node: A Review From Device to Circuit Perspectives

为解决CMOS技术持续微缩所面临的器件面积与性能瓶颈，研究人员围绕互补场效应晶体管(CFET)这一新型架构开展了系统性研究。该综述深入探讨了CFET在提升集成密度、优化静电控制及驱动电流方面的潜力，分析了其制造工艺挑战、电路设计机遇以及自热效应(SHE)、工艺波动等关键可靠性问题。文章指出，CFET通过垂直堆叠nFET和pFET，有望将集成密度提升一倍，是延续摩尔定律 beyond 2纳米技术节点的关键路径。

　　

在半导体技术飞速发展的浪潮中，晶体管的尺寸微缩一直是推动集成电路性能提升和成本降低的核心驱动力。从鳍式场效应晶体管(FinFET)到环栅纳米片晶体管(GAAFET)，每一次器件架构的革新都旨在更好地控制短沟道效应(SCEs)，从而在更小的尺寸下维持甚至提升器件性能。然而，当技术节点向2纳米及更先进的尺度迈进时，传统的平面乃至FinFET架构都逐渐逼近其物理极限。器件密度的提升遭遇瓶颈，性能的进一步提升也面临巨大挑战。正是在这样的背景下，互补场效应晶体管(CFET)作为一种革命性的三维集成方案，登上了历史舞台，被视为延续摩尔定律生命力的下一代候选技术。

CFET的核心思想在于颠覆传统CMOS电路中n型晶体管(nFET)和p型晶体管(pFET)并排布局的模式，转而将它们进行垂直堆叠。这种结构上的根本性变革，使得标准单元的高度，而非晶体管的横向间距，成为限制芯片面积微缩的主要因素。与另一种候选技术叉片晶体管(FSFET)相比，CFET的垂直集成特性使其在面积效率上具有无与伦比的优势，理论上可以实现集成密度的翻倍。不仅如此，通过采用环栅(GAA)或鳍(Fin)结构作为沟道，CFET还能继承其优异的静电完整性，有效抑制短沟道效应。更重要的是，垂直堆叠使得pFET和nFET的漏极接触可以在内部实现短路连接，这极大地简化了终端访问，为进一步缩小标准单元高度和整体芯片面积创造了条件。

为了全面评估CFET技术的现状与前景，研究人员J. Ajayan及其合作者对CFET架构的最新进展、制造工艺、电路设计集成以及可靠性挑战进行了系统性的回顾与分析。这项研究旨在为学术界和工业界提供一个从微观器件物理到宏观电路设计的全景视角，指明CFET技术未来发展的机遇与必须攻克的难题。相关成果已发表于《IEEE Journal of the Electron Devices Society》期刊。

研究人员在评述中重点梳理和分析了多种关键的CFET技术路径。这包括基于不同沟道形态的架构分类，如鳍上矩形鳍(FORF)、鳍上梯形鳍(FOTF)和鳍上环栅鳍(FOGF)等，每种架构都在集成度和性能上各有侧重。文章详细探讨了诸如鳍高(H_Fin)、鳍宽(W_Fin)、p/n-FET分离厚度(T_sep)等关键物理参数对器件阈值电压(V_TH)、开关电流比(I_ON/I_OFF)、亚阈值摆幅(SS)和漏致势垒降低(DIBL)等电学特性的影响。此外，评述还涵盖了顺序CFET和单片CFET这两种主要的集成方案，分析了它们在工艺复杂度和热预算需求上的差异。为了展示CFET的性能潜力，研究还对比了树状沟道CFET、负电容CFET(NC-CFET)、基于二维材料(如MoS₂)的CFET以及有机柔性CFET等多种创新设计，并通过基准测试数据进行了量化比较。

CFET架构进展与性能优化

研究表明，CFET的性能高度依赖于其几何参数。减小鳍宽(W_Fin)可以增强栅极控制，改善SS和DIBL，并显著降低关态电流(I_OFF)，从而提升I_ON/I_OFF比，但这是以牺牲驱动电流(I_ON)为代价的。增加W_Fin会略微增大栅电容(C_GG)，但由于I_ON的提升，本征延迟(τ_delay)会降低。类似地，鳍高(H_Fin)的减小会因窄宽度效应导致阈值电压(V_TH)升高，并削弱驱动电流和栅电容。为了突破性能限制，研究人员提出了树状沟道CFET，通过引入SiGe鳍间桥(IB)连接垂直堆叠的纳米片沟道，有效增大了有效沟道面积，从而在保持良好栅控能力的同时，显著提升了跨导(g_m)和驱动电流。随着IB高度(H_IB)的增加，I_ON和I_ON/I_OFF比得到改善，SS和DIBL则呈现下降趋势，显示出优化的静电控制。

CFET制造技术与集成挑战

CFET的制造，特别是单片CFET，工艺极其复杂。其典型流程始于在体硅衬底上外延生长包含SiGe牺牲层、Si沟道层等的叠层结构，随后进行鳍片图案化、虚栅形成、源漏(S/D)区选择性刻蚀、内间隔层形成等关键步骤。为了实现上下层晶体管的垂直隔离，需要引入中间介质隔离(MDI)工艺。底层S/D通过接触通孔与埋入式电源轨(BPR)连接后，需要在金属表面选择性沉积隔离介质，以便进行顶层S/D的外延生长。最后，通过替换金属栅(RMG)工艺同时形成顶层GAA栅极和底层顶盖栅极。这些步骤涉及对选择性沉积、材料精确凹刻和深槽金属填充等尖端工艺的极高要求。为了简化流程，有研究提出了采用多重p/n结隔离替代介质隔离的方案，并利用原位掺杂外延来降低S/D电阻，避免了选择性外延再生长的需要，展现了降低工艺复杂度的潜力。

CFET在先进电路设计中的应用

CFET最直接的优势体现在静态随机存取存储器(SRAM)等对面积极其敏感的电路中。研究表明，基于CFET的6T SRAM单元能显著缩小比特单元面积。然而，传统的6T结构仍存在读写冲突问题，因此引入了8T、11T等新型SRAM架构。例如，一种单端写入增强型11T CFET SRAM不仅将写入能力提升了2.5倍以上，还首次在单个比特单元内实现了可重构存内计算(CIM)功能。通过结合CFET和BPR技术，并利用垂直接触和布线资源，SRAM单元面积可减少超过40%。此外，CFET的紧凑结构也为多端口嵌入式存储器、数字存内计算(DCIM)加速器等高性能电路设计开辟了新途径。但挑战也随之而来，随着单元尺寸的不断缩小，后端布线(BEOL)层的布线空间日益紧张，导致导线寄生电阻和电容增加，可能影响信号完整性和电路速度。

工艺波动效应与可靠性问题

如同其他先进节点器件，CFET的性能易受各种工艺波动的影响。主要的随机波动源包括金属栅颗粒性(MGG)引起的功函数波动(WFV)、线边缘粗糙度(LER)、栅边缘粗糙度(GER)和随机掺杂涨落(RDF)等。研究表明，在CFET中，由于pFET通常使用p型功函数(p-WF)衬垫，GER对pFET的影响远大于nFET或传统GAA纳米片晶体管。增加p-WF衬垫的厚度被提出作为缓解此问题的一种方法。WFV对V_TH和I_OFF的影响比I_ON更显著。此外，CFET的三维堆叠结构加剧了自热效应(SHE)。由于顶层nFET的沟道被介质材料包围，其热导率较低，使得它对SHE更为敏感。自热不仅会导致载流子迁移率下降和I_ON退化，还会加剧偏置温度不稳定性(BTI)和热载流子注入(HCI)等退化机制，威胁器件寿命。优化沟道宽度(W)被证明是改善散热、降低热阻(R_th)、从而缓解SHE的有效途径。在辐射环境下，CFET的堆叠结构使其nFET和pFET能同时对粒子撞击做出响应并相互抵消，表现出优于叉片晶体管(FSFET)的抗单粒子效应(SEE)能力，这在空间、国防等应用中至关重要。

综上所述，这项系统性评述清晰地表明，互补场效应晶体管(CFET)架构通过其独特的垂直堆叠nFET和pFET的方式，为半导体技术 beyond 2纳米节点提供了一条极具吸引力的发展路径。它在实现超高集成密度、维持优异静电控制以及开启新型电路设计可能性方面展现出巨大潜力。然而，其商业化应用仍面临着一系列严峻挑战，主要集中在极其复杂的制造工艺、由结构紧凑性引发的自热效应(SHE)管理、以及对各种工艺波动的高度敏感性等方面。未来的研究需要持续致力于新材料（如二维过渡金属硫化物TMDs）的集成、制造工艺的简化与创新、以及从器件到电路系统的协同优化设计。尽管前路充满挑战，但CFET无疑已经站在了下一代晶体管技术的前沿，它的发展将直接关系到摩尔定律在未来时代的延续与演进。这项研究为领域内的科研人员与工程师提供了宝贵的知识库和方向指引，强调了通过跨学科合作解决上述挑战的必要性，以最终释放CFET在推动集成电路技术向前发展的全部潜能。