基于p型栅极IGZO沟道的3D NAND闪存单元结构优化与特性提升研究

《IEEE Access》：Optimizing Cell Structure to Improve Cell Characteristics in IGZO Channel-Based 3D NAND Flash With p-Type Gate

本文推荐一项针对传统IGZO沟道3D NAND闪存性能瓶颈的创新研究。为解决p型多晶硅注入层导致的编程特性退化问题，研究人员通过结构优化（圆形隧道氧化物TNO）、材料创新（SiO2/HfO2/SiO2隧道层）和操作优化（通压Vpass调节）的协同设计，成功将实现Vth=2 V所需的ISPP电压降低7.7 V，同时将Vth=-2 V所需的ISPE电压降低1.5 V。该方案为超过500层的下一代高密度3D存储器提供了可行的技术路径。

　　

在当今数据爆炸的时代，3D NAND闪存作为主流非易失性存储器，其堆叠层数已突破300层大关，并朝着500层以上的目标迈进。然而，随着堆叠层数的增加，字线（WL）尺寸的微缩导致单元电流下降、干扰加剧以及数据保持能力变差等挑战日益凸显。传统多晶硅（poly-Si）沟道材料因晶界存在导致载流子迁移率较低，成为制约性能提升的瓶颈。为此，具有高电子迁移率和低泄漏电流特性的非晶氧化物半导体——铟镓锌氧化物（IGZO）被视为理想的替代材料。尽管IGZO在电子传输方面优势明显，但其空穴有效质量大、空穴迁移率极低的固有特性，使其难以兼容基于空穴注入的擦除操作（如体擦除和GIDL擦除），这成为IGZO应用于3D NAND闪存的核心障碍。

为了突破这一限制，先前的研究（如M. Suh等人）提出在IGZO沟道与字线之间嵌入一层p型多晶硅，作为空穴注入源，从而实现了两步擦除功能。然而，这种结构虽然解决了擦除难题，却引发了新的问题：在编程操作期间，电子和空穴会同时注入到电荷陷阱氮化物（CTN）中，导致净电子电荷减少，显著劣化了增量步进脉冲编程（ISPP）特性。编程性能的下降成为了该结构走向实际应用的新瓶颈。

针对上述问题，发表在《IEEE Access》上的这项研究提出了一种创新的IGZO沟道3D NAND闪存结构，通过结构、材料和操作三个维度的协同优化，旨在同时提升编程和擦除性能。本研究并非探索铁电NAND（Fe-NAND）等全新器件概念，而是聚焦于对现有IGZO沟道3D NAND结构的实质性改进，提供了一条更贴近当前制造工艺的实用化技术路线。

研究人员主要运用了半导体器件仿真技术（基于Synopsys的Sentaurus TCAD工具）来验证所提结构的有效性。仿真中采用了Shockley-Read-Hall（SRH）复合模型、掺杂依赖模型、高场饱和模型以及非局域隧穿模型等来精确模拟载流子行为。此外，还通过工艺仿真设计了形成圆形隧道氧化物（TNO）的关键步骤，包括选择性湿法刻蚀氮化层以形成弧形轮廓。

结构优化：圆形隧道氧化物（TNO）的作用

研究首先对单元结构进行了优化，引入了圆形隧道氧化物（TNO）。

仿真结果表明，随着T_round（从TNO-多晶硅界面凹入p型多晶硅的深度）的增加，编程速度加快。其机理在于，圆形TNO结构降低了单元中心处的电场强度，从而抑制了从p型多晶硅向CTN的空穴隧穿。当空穴注入减少时，从IGZO沟道向CTN的电子注入占据主导，使得CTN中的净电子电荷增加，进而加快了编程速度。

然而，T_round对擦除特性的影响呈现非线性。当T_round小于2 nm时，擦除速度随其增加而加快，因为注入的空穴能有效横向扩散。但当T_round超过2 nm时，空穴在单元角落的扩散受到限制，导致电子俘获占优，擦除速度反而变慢。通过权衡编程和擦除特性，研究确定了T_round的最佳范围在3-4 nm之间。相较于传统IGZO+p型多晶硅结构，引入圆形TNO后，实现V_th=-2 V所需的ISPE电压降低了0.3 V，实现V_th=2 V所需的ISPP电压降低了1.9 V。

材料改性：SiO₂/HfO₂/SiO₂隧道层的优势

为进一步提升性能，研究团队对隧道层材料进行了创新，用HfO₂取代了传统的Si₃N₄，形成了SiO₂/HfO₂/SiO₂结构。

能带分析显示，HfO₂带来了约0.98 eV的更大价带偏移（ΔE_v），这有效抑制了擦除操作期间空穴从CTN往回隧穿到IGZO沟道的“空穴回隧”现象，从而改善了擦除特性。

同时，HfO₂的高介电常数使得其他氧化层（如BO, TO, TNO）上的电场增强，促进了空穴注入。然而，在编程操作时，增强的电场尤其显著提高了TNO区域的空穴隧穿，导致净电子电荷增加受限，反而使编程特性有所退化。

为解决此问题，研究利用改善后的擦除特性所提供的冗余，减薄了顶部氧化物（T_TO）的厚度。

T_TO的减薄降低了电子隧穿势垒，显著增强了电子隧穿电流，从而补偿并最终改善了编程特性。研究指出，在1 nm至3 nm的T_TO范围内存在一个工艺窗口，鉴于编程性能更为关键，最终选择将T_TO设置为1 nm。

操作优化：通压（V_pass）的调节

最后，研究对操作条件进行了优化，重点调整了编程时未选字线上施加的通压（V_pass）。

研究发现，提高V_pass（从14 V升至16 V）可以抬高未选字线下的沟道电位，降低沟道势垒高度，从而抑制空穴从p型多晶硅向IGZO沟道的横向扩散。这减少了编程时CTN中不必要的空穴注入，使得电子俘获更占优势，进一步降低了达到目标阈值电压所需的编程电压。

同时，仿真证实，在优化后的V_pass=16 V下，未选单元的阈值电压基本保持不变，表明该操作条件有效避免了通压干扰（Pass Disturbance）。

性能与可靠性提升

通过上述三重优化策略的协同作用，最终提出的新结构取得了显著成效。

与传统的IGZO+p型多晶硅结构相比，新结构将实现V_th=-2 V所需的ISPE电压降低了1.5 V，将实现V_th=2 V所需的ISPP电压大幅降低了7.7 V。其编程速度提升约50%，擦除速度提升约8%，功耗降低约33%，且编程性能已接近甚至优于传统多晶硅沟道结构。

在可靠性方面，由于达到相同阈值电压所需的操作电压降低，新结构在数据保持特性（Retention）和单元间干扰（Interference）方面也表现出更好的性能，底部氧化物承受的电场强度减小，预示着其耐久性（Endurance）也将得到改善。

结论与展望

本研究成功提出并验证了一种集成了圆形TNO、SiO₂/HfO₂/SiO₂隧道层和优化通压操作的创新型IGZO沟道3D NAND闪存结构。该设计通过结构、材料、操作三个层面的精细优化，有效解决了先前IGZO沟道结构在编程和擦除性能上的矛盾，实现了二者性能的同步提升。研究成果表明，该方案是推动IGZO沟道技术应用于下一代500层以上超高密度3D NAND闪存的有力候选方案，为满足未来企业级固态硬盘（eSSD）对高密度、高性能存储的需求提供了重要的技术支撑。尽管新结构在制程步骤和成本方面面临挑战（如增加p型多晶硅沉积和圆形TNO刻蚀步骤），以及可能因栅极面积减小引起的电阻问题，但研究也指出可通过采用钼（Mo）等低电阻率金属作为字线材料来缓解。总体而言，这项工作为克服多晶硅沟道在超高堆叠层数下的性能限制指明了一条切实可行的优化路径。