优化热氧化温度：提升锗基半导体衬底上 Ho2O3超薄栅介质的结构与电学性能

在半导体技术中，硅基 MOS 器件面临挑战，锗（Ge）基 MOS 结构存在问题，稀土氧化物有潜力但研究不足。研究人员针对溅射 Ho/Ge 界面在不同温度热氧化展开研究，发现 500°C 氧化条件最佳，为 Ge 基 MOSCAP 器件发展提供参考。

　　在半导体领域，曾经硅（Si）基金属氧化物 / 绝缘体半导体（MOS/MIS）器件凭借着原生二氧化硅（SiO₂）的优良特性，成为半导体技术的基石。在 MOS 电容器（MOSCAP）中，电容与栅氧化层厚度（t_ox）成反比，而与介电常数（k）成正比。过去几十年间，为满足低功耗、高速电子应用的市场需求，缩小栅氧化层厚度成为关键策略。但当二氧化硅（SiO₂）/ 硅（Si）栅堆叠的厚度缩减到小于 1.2nm 时，突破了电子隧穿 2nm 的阈值，导致在 1V 电压下，漏电流密度（J_g）大于 1A/cm^?2 ，严重限制了低功耗应用。于是，利用等效氧化层厚度（EOT）的概念，人们将目光投向高 k 电介质材料，这类材料可以在保持相同 EOT 的同时，拥有比 SiO₂更高的介电常数，还能维持相当的有效栅电容。不过，使用高 k 电介质材料有严格的热力学和介电性能要求，如 EOT 要低于 1nm，在约 1V 电压下 J_g要低于 10^-2A/cm² ，能承受高的击穿电场（E_BD） ，带隙偏移要超过 1eV，平均界面陷阱密度（D_it）要维持在 10¹¹cm^?2eV^?1以下等，然而许多在硅上研究的高 k 材料都无法具备类似 SiO₂/Si 的性能。与此同时，硅的空穴载流子迁移率（μ_h）较低，限制了高速互补金属氧化物半导体（CMOS）应用，因此，具有更高迁移率的半导体材料受到关注，锗（Ge）便是其中之一。

锗凭借其高达 1900cm² V^-1 s^?1的空穴载流子迁移率，吸引了众多研究者的目光，这一数值是硅的四倍。而且，锗与现有的硅基集成工艺兼容性良好，其窄带隙（0.67eV）有助于形成低电阻金属接触，利于电压缩放。但在 MOS 器件中，GeO₂/Ge 的集成并不顺利，因为与 SiO₂/Si 相比，Ge 的原生氧化物（GeO₂）热力学稳定性差。在 400°C 热处理后，Ge 和 GeO₂之间的氧化还原反应，以及生成有害挥发性 GeO（g）的倾向，会使 Ge 界面质量下降，进而影响 MOS 器件的性能，导致 D_it在 10¹¹ - 10¹²eV^-1cm^?2之间，且 GeO₂介电常数低（k 为 5 - 6） ，给器件缩放带来巨大挑战。所以，如何在不影响电学特性的前提下，保持 GeO₂的完整性，成为 Ge 基 MOS 结构的主要难题，而将高 k 电介质与 Ge 集成则成为研究的关键方向。

稀土氧化物因具有大介电常数、热力学稳定性和绝缘性能等优势，成为 MOS 器件的潜在选择。像 La₂O₃、Y₂O₃、CeO₂、Sm₂O₃等稀土氧化物，被研究用于钝化 GeO_x界面的缺陷。它们在热力学界面质量和电学器件性能方面，表现优于直接沉积的过渡金属氧化物（如 HfO₂/Ge、ZrO₂/Ge、Al₂O₃/Ge） 。不过，稀土氧化物的吸湿性会影响介电常数和栅极泄漏，限制 MOS 器件的稳定性，例如 La₂O₃/Ge 界面直接沉积时，因吸湿性强导致栅极泄漏高，需要额外的覆盖层或生长界面 La - O - Ge 层来降低界面陷阱密度和栅极泄漏，但这又会降低介电常数，影响器件可靠性。总体而言，稀土氧化物虽潜力巨大，但基于 REOs/Ge 的完整 MOS 器件与传统 SiO₂/Si 相比，在最佳器件操作方面仍有局限。

在众多稀土氧化物中，Ho₂O₃有望成为沉积在 Ge 衬底上的高 k 介电绝缘材料。它的介电常数（k = 13）较高，带隙（E_g = 5.3eV）大 ，相对于硅的导带偏移（CBO）为 2eV。并且，Ho₂O₃在稀土氧化物中具有最高的晶格能和电负性，吸湿性低，便于栅堆叠集成。此前已有研究展示了 Ho₂O₃在微电子应用中的良好电学特性和热力学稳定性，如在电解质 - 绝缘体 - 半导体传感器器件中作为介电绝缘层，能提高对 pH 的传感响应；与纳米复合聚苯胺（PANI）结合用于湿度和压力传感器研究；在基于 Ho₂O₃/Si 的 MOS 器件中，经热退火后可提升介电性能，降低 J_g和 D_it 。不过，Ho₂O₃在 Ge 基 MOS 器件方面的研究还较为有限。

此外，MOS 器件的制造工艺对高 k 材料的绝缘性能至关重要，界面层（IL）的生长和物理厚度（t_ox）会影响介电常数和 EOT，需要格外关注。原子层沉积（ALD）和物理气相沉积（PVD，如磁控溅射）是常用的沉积工艺。ALD 能提供更高的薄膜均匀性，但存在前驱体反应复杂、沉积速率慢和成本较高的问题；PVD 则更为直接，沉积速率高、污染相对较低且成本低廉。已有研究表明，磁控溅射金属靶材后进行热氧化，可改善器件性能，如降低栅极泄漏、提高击穿电场，且通过调整热氧化条件还能进一步优化。此前研究团队虽开发了在 N₂O 环境中热氧化 / 氮化的 Ho₂O₃/Ge 栅堆叠，但对于在 O₂环境中热氧化对溅射 Ho/Ge 界面的直接影响，相关研究较少。考虑到热氧化过程中的沉积温度对高 k 氧化物和 IL 界面的热力学稳定性、物理厚度及电学性能有重要影响，研究人员对利用射频磁控溅射制备并在 O₂环境中热氧化的 Ho₂O₃/Ge 基栅堆叠展开了深入研究。该研究成果发表在《Applied Surface Science》上。

研究人员开展此项研究时，主要运用了 X 射线衍射（XRD）、X 射线光电子能谱（XPS）和高分辨率透射电子显微镜（HRTEM）技术。XRD 用于分析化合物的化学组成、晶体取向和结晶度；XPS 能研究表面元素的化学状态和组成；HRTEM 则可观察样品的微观结构。同时，通过电流 - 电压（I - V）、电容 - 电压（C - V）测试和能带对准分析来评估电学性能。实验使用的材料包括 N 型 Ge:Sb（100）取向的锗半导体晶圆、氢氟酸（HF）、丙酮、纯度为 99.9% 的钬（Ho）和 99.9995% 的铝（Al）靶材，以及氩气（Ar）和氧气（O₂）等。

XRD 分析

通过对 450 - 550°C 热氧化的溅射 Ho/Ge 进行 XRD 分析，发现所有样品在衍射角 31.53° 处都出现了对应立方晶系氧化钬（c - Ho₂O₃）的（321）晶面取向衍射峰。随着温度升高到 500 - 550°C，这表明热氧化温度对 Ho₂O₃的晶体结构有一定影响，不同温度下可能存在晶体结构的转变或结晶度的变化。

XPS 分析

XPS 分析显示，500°C 的热氧化条件有利于形成更化学计量比的 Ho₂O₃相。在该条件下，氧向衬底的扩散更规则，有助于控制 Ge 的活化，减少不均匀的混合，抑制不稳定的界面层（IL）亚氧化物 GeO_x的形成，从而使 Ho₂O₃/IL（GeO₂ + GeO_x）界面更稳定、更紧密。而 550°C 的热预算因过度氧化导致界面层增厚，使 Ho₂O₃/(GeO₂ + GeO_x) 界面出现严重缺陷，进而降低器件性能。这说明 500°C 是一个较为关键的热氧化温度点，在此温度下能优化界面层的性质，提升器件的稳定性。

HRTEM 分析

HRTEM 进一步证实了存在双层非晶 Ho₂O₃/IL 结构，其物理厚度在 7.04 - 10nm 之间。在 500°C 的最佳氧化条件下，结构缺陷减少，产生了 1.77eV 的导带偏移。这一导带偏移阻碍了电子从 Ge 导带边缘不均匀地传输到 Ho₂O₃/IL 界面，提高了器件的电击穿性能。在 10^-6A/cm^?2的电流密度下，能承受的击穿电场（E_BD）达到 7.93MV/cm^?1 ，这表明在 500°C 氧化处理后，器件的电学性能得到显著提升。

电学性能分析

通过控制热氧化温度，研究发现优化后的条件可使 GeO_x层更薄，介电常数（k）达到 12.54，等效氧化层厚度（EOT）为 2.65nm 。同时，有效电荷（Q_eff）、界面陷阱电荷（Q_it）和界面陷阱密度（D_it）都有所降低，约为 10¹²eV^?1cm^?2 。这一系列电学性能的优化，为 Ge 基 MOSCAP 器件的发展提供了更有利的条件，证明了热氧化温度对电学性能的重要调控作用。

综合上述研究结果，研究人员得出结论：热氧化温度对溅射 Ho/Ge 界面的结构和电学性能有着显著影响。500°C 的热氧化条件能使 Ho₂O₃/Ge 基栅堆叠形成更稳定的界面，优化晶体结构，提升电学性能，包括降低漏电流、提高击穿电场、减小等效氧化层厚度和界面陷阱密度等。这一研究成果对于推动 Ge 基 MOSCAP 器件的发展具有重要意义，为高 k 电介质在 Ge 基半导体器件中的应用提供了关键参考，有助于解决 Ge 基 MOS 结构面临的难题，为未来半导体技术的发展开辟了新的道路。它让人们更加深入地了解热氧化温度这一因素在半导体器件制造中的作用机制，为后续进一步优化器件性能提供了理论依据和实践指导。