三维堆叠IGZO 2T0C DRAM阵列实现多比特存储及存内计算应用突破

针对传统DRAM因数据刷新导致的高功耗和尺寸缩放极限问题，研究人员开发了基于非晶铟镓锌氧化物(IGZO)的三维堆叠2T0C（双晶体管零电容）DRAM阵列。该技术通过优化电学特性实现3比特存储和超100秒的保持时间，并成功应用于神经网络图像识别（准确率94.95%），为突破"内存墙"、实现高密度存内计算(CIM)提供了新方案。

　　

论文解读

在人工智能(AI)爆发式发展的今天，处理高分辨率图像成为边缘设备的刚性需求，而矩阵运算作为AI的核心环节却面临"内存墙"困境——传统动态随机存取存储器(DRAM)因频繁数据刷新导致高能耗，且受限于平面缩放极限难以提升密度。更棘手的是，现有非易失性存储器如自旋转移矩磁存储器(STT-MRAM)、阻变存储器(RRAM)等因耐久性差或操作复杂，难以满足存内计算(CIM)对权重频繁更新的需求。

针对这一系列挑战，中国的研究团队在《SCIENCE ADVANCES》发表突破性成果。他们利用非晶铟镓锌氧化物(IGZO)晶体管极低漏电流的特性，首次实现8×8三维堆叠2T0C DRAM阵列的制备，通过优化器件结构实现3比特存储和超100秒的保持时间，并成功应用于神经网络图像识别任务。这项技术将传统平面2T0C结构的20F²特征尺寸缩减至6F²，为存内计算提供了高密度、低功耗的硬件基础。

关键技术方法
研究采用电子束光刻(EBL)和原子层沉积(ALD)工艺，在100nm SiO₂隔离层上垂直堆叠两层底栅IGZO晶体管。第一层作为读取晶体管(TR)，第二层作为写入晶体管(TW)，通过金属通孔互连形成2T0C结构。电学测试使用半导体参数分析仪，脉冲信号由SPGU模块产生。

研究结果

人工网络与3D 2T0C DRAM架构
通过将64×10的全连接层映射到DRAM阵列，每个int4权重单元由两个3D 2T0C DRAM细胞构成：一个存储3比特数据，另一个存储符号位。透射电镜显示两层晶体管垂直堆叠，TR沟道长度270nm，TW沟道长度180nm，隔离层厚度100nm。

8×8 3D 2T0C DRAM阵列性能
光学显微镜显示阵列尺寸240μm×240μm。10ns写入脉冲后，读取电流I_RBL在100秒保持时间内稳定，ΔV_SN衰减幅度小于3%。多项式拟合证实V_SN与I_RBL存在宽线性窗口，为多比特操作奠定基础。

三比特编程技术
通过调节WBL电压(1.2-2.6V步进0.2V)实现八电平存储。统计显示各电平I_RBL呈正态分布且无重叠，线性相关系数达0.998。100ns写入时间优化了电荷分布均匀性。

存内计算实现
阵列集成字线地址解码器、选通信号发生器等模块。以第七列为例，列向电流累加产生56个可区分电平，累积分布函数(CDF)显示各状态间隔清晰。

神经网络验证
基于MNIST手写数字库的测试显示，经过100轮训练后识别准确率达94.95%。混淆矩阵表明各数字预测准确率均超90%，权重分布经I_RBL重量化后呈现典型聚类特征。

结论与意义
该研究首次实现了三维堆叠IGZO 2T0C DRAM阵列的多比特存储和存内计算功能。通过优化TR/TW沟道长度比例(270nm/180nm)，在保证写入速度的同时增大了存储节点电容C_SN(约3.9fF)。相较于传统1T1C DRAM，该技术将刷新能耗降低两个数量级，并通过3D堆叠使存储密度提升3倍以上。更重要的是，阵列级多比特操作和列向电流累加特性，为突破冯·诺依曼架构瓶颈提供了硬件支持。未来通过垂直沟道结构设计，有望进一步将特征尺寸缩减至4F²，为边缘AI设备提供更高效的存算一体解决方案。