HfO2 /GaN界面陷阱对纳米级截断鳍SOI-FinFET高频低失真射频性能的可靠性影响研究

本研究针对短沟道SOI-FinFET中HfO2 /GaN界面陷阱对高频性能的负面影响，通过对比传统截断鳍FinFET，系统评估了界面陷阱对模拟特性（如ION /IOFF 、DIBL）、高频响应（fT 、fMAX ）及线性度（VIP3、IMD3）的影响，提出优化工艺策略，为下一代射频和毫米波应用的高性能器件设计提供关键理论支撑。

　　

随着半导体工艺节点突破22 nm，短沟道效应（如DIBL、热载流子效应）成为制约器件性能的关键瓶颈。FinFET凭借三维栅极结构显著提升静电控制能力，但材料界面缺陷仍导致可靠性问题。尤其在高频射频（RF）应用中，HfO₂
/GaN界面陷阱会引发阈值电压漂移、载流子迁移率下降，严重制约GaN基截断鳍SOI-FinFET的性能潜力。为此，研究人员通过TCAD仿真，首次系统揭示了界面陷阱对纳米级器件多维度性能的影响机制，为高频低失真器件设计提供理论指导。

研究采用Sentaurus TCAD工具构建7 nm节点GaN-SOI-TF-FinFET模型，通过校准的物理参数（如陷阱密度D_it
）模拟界面态分布。关键方法包括：1) 对比分析传统Si-FinFET与GaN-FinFET的静电特性；2) 评估不同陷阱类型（施主/受主）对载流子输运的影响；3) 通过高频参数（f_T
、GFP）和线性度指标（HD3、IIP3）量化性能退化。

模拟性能分析
研究发现，n型FinFET中带隙下半部的施主陷阱电离后带正电，吸引电子增强沟道导电性，使I_ON
提升12%，但受主陷阱带负电会散射载流子，导致电子迁移率降低18%。截断鳍结构通过优化电场分布，将DIBL控制在45 mV/V以下，优于传统设计。

高频特性
界面陷阱使f_T
和f_MAX
分别下降9.8%和11.2%，但GaN的高电子饱和速度（2.5×10⁷
cm/s）仍使器件在40 GHz频段保持优异增益（GTFP达3.2 THz·S）。

线性度与失真
受主陷阱诱导的三阶谐波（HD3）恶化最显著，VIP3降低6 dB，但通过ALD沉积Al₂
O₃
界面层可将IMD3改善40%。

结论表明，GaN-SOI-TF-FinFET虽面临界面陷阱挑战，但其宽禁带（3.4 eV）与截断鳍协同效应，在7 nm节点仍展现出优于Si基器件的高频稳定性。该研究为界面工程优化（如等离子体处理、高k介质选择）提供了量化依据，推动毫米波5G和功率射频器件的实用化进程。论文发表于《Micro and Nanostructures》，对半导体器件物理与工艺集成领域具有重要参考价值。