双RESURF技术与自调节JFET协同优化的1200V 4H-SiC横向MOSFET：饱和电流抑制与耐压性能提升研究

【编辑推荐】针对SiC LDMOS器件高饱和电流(Idsat )导致的短路风险及电场集中问题，研究人员提出集成自调节JFET(AD-JEFT)与双RESURF技术的1200V 4H-SiC横向MOSFET。通过AD-JEFT通道宽度随电压动态收缩特性，使Idsat 降低53.3%，短路能力提升110.5%；创新性分割P-top区使击穿电压(BV)提高21.9%且不增加比导通电阻(Ron,sp )，为高功率密度SiC器件可靠性设计提供新思路。

　　

在电力电子领域，碳化硅(SiC)器件因其优异的耐高压、耐高温特性被誉为"第三代半导体"的明星材料。然而，随着电压等级提升至1200V以上，传统4H-SiC横向双扩散MOSFET(LDMOS)暴露出两大痛点：一是高饱和电流(I_dsat
)导致短路工况下器件易损毁，二是表面电场集中限制击穿电压(BV)提升。这些问题严重制约了SiC LDMOS在新能源汽车、智能电网等高压场景的应用可靠性。

针对这些挑战，国内研究人员在《Micro and Nanostructures》发表创新成果，提出集成自调节JFET(AD-JEFT)与双RESURF(双降低表面场)技术的新型LDMOS结构。该设计通过物理机制创新实现了性能突破：当器件加压时，AD-JEFT区域的耗尽电荷会动态收缩电子传导路径，使I_dsat
骤降53.3%，同时将短路耐受能力提升110.5%；更巧妙的是，将传统均匀P-top区拆分为高掺杂P-top与低掺杂P-top2的分区设计，在不增加比导通电阻(R_on,sp
)前提下，使BV突破1400V大关，较传统结构提升21.9%。

研究采用TCAD(技术计算机辅助设计)仿真平台，对比分析了常规LDMOS(C-LDMOS)与新型ADJ-LDMOS的电学特性。通过数值模拟揭示了AD-JEFT的自动势垒调节机制——随着漏极电压升高，AD-JEFT通道的有效宽度被耗尽层压缩，形成动态升高的电子势垒，从而自然抑制饱和电流。这种"自适应限流"特性显著提升了器件的短路鲁棒性。

Device structure and mechanism
创新性地在P+阱中嵌入AD-JEFT作为N+源极到P-well沟道的电子传导路径。双RESURF结构由顶部P型区和P型外延层构成，通过优化掺杂分布使电场均匀化。关键参数显示，ADJ-LDMOS的P-top2区掺杂浓度(5×10¹⁵
cm^-3
)显著低于P-top区(1×10¹⁷
cm^-3
)，这种阶梯掺杂设计有效缓解了传统结构的电场尖峰。

Results and discusion
击穿特性曲线证实ADJ-LDMOS的BV达1403V，较C-LDMOS提升21.9%。P-top区掺杂实验表明，适度降低P-top2浓度可优化RESURF效应。导通电阻分析显示，AD-JEFT区域电阻在高压下变化最剧烈，证实其动态调节作用。最引人注目的是，ADJ-LDMOS在15V栅压下的I_dsat
从C-LDMOS的1.2A/mm降至0.56A/mm，同时短路耐受时间从3.6μs延长至7.58μs。

Conclusion
该研究通过AD-JEFT与双RESURF的协同设计，首次在单一器件中同时实现饱和电流抑制和耐压能力提升。Lijuan Wu团队提出的自适应势垒调节机制为功率器件的可靠性设计开辟了新路径，其无需额外工艺步骤的创新结构尤其适合工业量产。这项突破不仅解决了SiC LDMOS在高功率应用中的安全瓶颈，更为未来研制更高电压等级的智能功率集成电路(IC)提供了关键技术储备。