基于数据级并行与混合基架构的高吞吐量Viterbi解码器VLSI设计及性能优化

针对数字通信中Viterbi解码器吞吐量瓶颈问题，印度理工学院的研究团队提出两种创新架构：数据级并行(DLP)架构支持1/N至1/(N/2k)多码率并行解码，混合基架构实现单radix-2k解码器并行处理4组radix-2k-1运算。采用45nm CMOS工艺验证显示，混合radix-2&4设计较传统方案提升73.9%吞吐量，为多标准无线通信提供高效解决方案。

　　

在数字通信领域，Viterbi解码器如同一位精通密码破译的语言学家，负责将经过卷积编码的混乱信号还原为清晰信息。然而随着5G、物联网等技术的爆发式发展，传统解码器就像单车道的高速公路，难以应对海量数据的实时解码需求。特别是在多标准无线通信场景中，解码器需要像变形金刚般灵活切换不同码率（如GPRS的1/2和EDGE的1/3），而现有方案往往存在并行处理能力不足、硬件资源利用率低等痛点。这些问题直接制约着通信系统的吞吐量和能效比，成为制约高速通信发展的隐形路障。

印度理工学院设计制造研究所的研究人员Mohamed Asan Basiri M团队在《Microprocessors and Microsystems》发表的研究，如同为这条拥堵的高速路设计了立体交通系统。他们创新性地提出两种高吞吐量VLSI架构：第一种采用数据级并行(DLP)技术，让单个1/N码率解码器变身为可同时处理1,2,4,8…路任务的超级工作者，支持动态切换1/N到1/(N/2^k)等多码率；第二种则是混合基架构的魔术师，用单个radix-2^k解码器同时施展四组radix-2^k-1解码的绝技。这两种设计就像为通信系统装上了涡轮增压器，在45nm CMOS工艺下实现性能飞跃。

研究团队采用Verilog HDL建模实现，通过Cadence工具链完成综合验证。关键技术包括：1）基于分支度量单元(BMU)、路径度量单元(PMU)和幸存度量单元(SMU)的三级流水线重构；2）数字编码器辅助的并行比较技术降低关键路径延迟；3）针对4状态Trellis图的硬件优化策略。所有设计均在45nm CMOS节点实现性能对比测试。

The proposed high throughput architectures of Viterbi decoder
研究团队首先解剖了传统4状态Viterbi解码器的硬件结构，其BMU单元通过异或门和定点加法器计算汉明距离，PMU单元采用加法器-比较器-选择器(ACS)进行路径度量更新。创新之处在于：DLP架构通过可配置的ACS阵列实现算力弹性扩展，当进行2^m路并行解码时，硬件资源仅线性增长而非指数级膨胀；混合基架构则利用radix-2^k的天然并行性，通过巧妙的时序控制将单个周期分解为四个子周期，实现四组radix-2^k-1运算的时分复用。

Design modelling, implementation, and results
硬件实现结果显示，在相同45nm工艺下，DLP架构处理1/2码率时吞吐量达5.8Gbps，是传统设计的1.6倍；而混合radix-2&4架构更是创下7.2Gbps的纪录，较传统radix-4设计提升73.9%。这种性能飞跃源于两大创新：其一是通过消除ACS单元的比较器级联延迟，将关键路径缩短38%；其二是采用寄存器重定时技术，使时钟频率提升至1.2GHz。特别值得注意的是，混合基架构在保持面积仅增加22%的前提下，实现了解码吞吐量的非线性增长。

Conclusion
这项研究为Viterbi解码器设计树立了新范式。DLP架构如同可伸缩的乐高积木，通过硬件资源的弹性配置满足多变的应用场景；混合基架构则展现了"四两拨千斤"的智慧，用数学重构释放硬件潜力。二者的共同突破在于打破了"并行度与硬件成本呈指数关系"的传统认知，为5G基站、卫星通信等需要实时处理多路信号的场景提供了理想解决方案。正如研究者指出，这种设计理念可延伸至软判决解码领域，未来或将成为通信芯片设计的标准模块。