铁电Hf0.5Zr0.5O2薄膜厚度缩放效应：微观结构演变驱动漏电流放大的机制解析

研究人员针对铁电Hf0.5Zr0.5O2(HZO)薄膜厚度缩减导致的漏电流激增问题，通过多尺度表征与理论计算相结合，揭示晶界陷阱密度增加是主导因素。该研究为开发高密度、低功耗铁电存储器(FeRAM/FeFET/FTJ)提供了界面工程优化路径，发表于《Journal of Alloys and Compounds》。

　　

在半导体器件微型化的浪潮中，铁电存储器因其非易失性和低功耗特性备受瞩目。其中掺杂氧化铪(Hf_0.5Zr_0.5O₂, HZO)材料因其与硅工艺的完美兼容性，成为实现纳米级铁电存储器的理想候选。然而当薄膜厚度缩减至10纳米以下时，一个棘手的矛盾现象显现：虽然矫顽电压降低有利于节能，但漏电流的指数级增长严重制约器件性能。这一"缩放悖论"成为阻碍高密度存储器发展的关键瓶颈。

莫斯科物理技术学院（Moscow Institute of Physics and Technology）的研究团队通过创新性的多尺度研究方法，首次系统揭示了厚度缩放过程中微观结构演变与漏电流的关联机制。他们制备了5-10nm不同厚度的W/HZO/TiN结构，结合导电原子力显微镜(c-AFM)、X射线衍射(XRD)和密度泛函理论(DFT)计算，发现晶界处的载流子陷阱密度增加是漏电流放大的核心因素。该成果发表于《Journal of Alloys and Compounds》，为下一代存储器设计提供了重要理论依据。

研究团队采用四项关键技术：1) 原子层沉积(ALD)制备厚度精确可控的HZO薄膜；2) 通过c-AFM实现纳米级空间电流分布成像；3) 采用XRD定量分析相组成与晶粒尺寸；4) 基于DFT计算不同晶相的带隙结构。特别通过对比铁电态(f-HZO)与非晶态(a-HZO)样品，有效区分了晶界与体相缺陷的贡献。

【样品制备】通过优化TEMAH/TEMAZ前驱体的ALD工艺，在280℃下生长出厚度偏差<0.5nm的HZO薄膜。底部钨电极与顶部TiN电极的对称设计，消除了界面化学势垒对测试的干扰。

【结果与讨论】电学测试显示，当厚度从10nm降至5nm时，漏电流增加两个数量级，而剩余极化(2P_r)仅从42μC/cm²降至38μC/cm²。c-AFM图谱揭示电流主要沿晶界传导，且晶粒尺寸随厚度减小而缩减。XRD证实薄膜中正交相(Pca2₁)占比>80%，DFT计算显示该相具有最宽带隙(5.8eV)，排除体相导电主导的可能性。通过陷阱辅助隧穿(PATT)模型拟合，发现面内和面外陷阱密度分别增加3倍和5倍。

【结论】该研究明确厚度缩放通过三重机制加剧漏电流：1) 晶粒细化增大晶界密度；2) 界面氧化还原反应产生额外陷阱；3) 应力诱导能带畸变降低势垒高度。提出的"晶界工程"方案包括：优化退火工艺控制晶粒尺寸、引入界面阻挡层抑制互扩散、掺杂调节氧空位浓度。这些发现为开发10nm以下高性能铁电存储器提供了明确的技术路线，对实现存算一体芯片具有重要意义。

研究团队特别指出，虽然当前HZO薄膜在5nm厚度仍保持良好铁电性，但晶界效应已成为性能提升的主要障碍。未来通过晶界钝化与应变工程协同优化，有望突破现有物理极限。该工作建立的"厚度-微观结构-电性能"关联模型，也可拓展至其他过渡金属氧化物功能材料的研究。