栅极全环绕晶体管中刻蚀诱导的Si/SiGe堆栈非均匀应变直接观测及其对器件性能的影响

这篇研究通过高分辨率高角度环形暗场扫描透射电镜（HAADF-STEM）结合几何相位分析（GPA）技术，首次在原子尺度揭示了栅极全环绕晶体管（GAAFET）制造过程中SiGe选择性刻蚀引发的非均匀应变分布。研究发现刻蚀速率在横向和纵向的不均匀性导致Si纳米片底部承受最高应变，技术计算机辅助设计（TCAD）模拟证实这种应变分布会降低漏极电流。该工作为优化先进GAAFET制造工艺提供了关键原子级证据。

　　

1 引言

随着晶体管尺寸持续缩小至3 nm节点以下，栅极全环绕晶体管（GAAFET）因其全包围栅极结构带来的优异静电控制能力，成为替代鳍式场效应晶体管（FinFET）的理想选择。然而，Si/SiGe堆栈中SiGe选择性刻蚀工艺诱导的非均匀应变会显著影响沟道载流子传输特性。本研究通过原子尺度应变分析技术，揭示了刻蚀过程中应变分布的动态变化及其对器件性能的影响机制。

2 结果与讨论

2.1 器件制备与应变表征

分子束外延（MBE）生长的三周期Si/SiGe堆栈经干法刻蚀后，通过氢氟酸-过氧化氢混合溶液选择性去除SiGe层。HAADF-STEM成像显示SiGe层横向刻蚀深度不均匀（顶部22 nm vs 底部33 nm），原子级界面分析证实Si层存在1.2%的压缩应变，而SiGe层呈现4%的拉伸应变。

2.2 Si/SiGe堆栈应变分布

几何相位分析（GPA）显示：

• 面内方向（ε_xx）：SiGe层拉伸应变自顶向下递增（+2.1%→+3.8%），Si层压缩应变递减（-1.5%→-0.8%）

• 面外方向（ε_yy）：边缘区域应变波动较中心区高30%，底部纳米片因刻蚀深度最大而应变集中

2.3 原子分辨率应变分析

(220)晶面间距测量发现：

• 外延Si层晶格参数（0.386-0.389 nm）较衬底（0.394 nm）缩小1.3%-2.0%

• 底部Si层应变幅度比顶部高15%，与刻蚀深度呈正相关

2.4 Si/SiGe堆栈TCAD模拟

基于实验数据构建的模型表明：

• 均匀应变使漏电流（I_d）提升12%（V_g=V_d=0.7 V）

• 非均匀应变导致I_d下降8%，亚阈值摆幅（SS）增至72 mV/dec

3 结论

SiGe选择性刻蚀引起的非均匀应变会通过改变载流子迁移率影响GAAFET性能。多步刻蚀工艺优化和应变工程将成为下一代纳米片晶体管制造的关键技术路径。

4 实验方法

三周期Si/SiGe堆栈采用MBE技术生长，刻蚀后样品通过聚焦离子束（FIB）制备。应变分析使用300 kV球差校正电镜（JEM-ARM300F），GPA空间分辨率达0.5 nm。TCAD模型通过实验数据校准，误差控制在±5%以内。