基于卤化物钙钛矿忆阻器的先进逻辑电路：面向下一代数字系统的存储计算一体化研究

这篇综述深入探讨了全无机卤化物钙钛矿（MHP）忆阻器在边缘计算和下一代数字架构中的应用潜力。研究通过实验制备和表征Cs3Bi2I6Br3忆阻器，开发Verilog-A数学模型，并成功实现IMPLY、AND、OR等逻辑门及多路复用器、全加器等复杂电路。结果表明，MHP忆阻器具有优异的开关特性、可重复性和与互补金属氧化物半导体（CMOS）技术的兼容性，为高密度、低功耗的存内计算（in-memory computing）系统提供了创新解决方案。

　　

1 引言

随着物联网（IoT）的爆炸式增长，边缘计算对数据安全性和实时性提出更高要求。传统加密方法依赖非易失性存储器存储密钥，但存在长期安全性隐患。电阻开关存储器（RSM）因其非易失性、快速操作等优势成为研究热点，其中忆阻器通过动态调节电阻状态，为硬件加密和存内计算提供新思路。金属卤化物钙钛矿（MHP）材料因其可调带隙、高载流子迁移率和离子电导特性，成为忆阻器的理想候选材料。

2 实验方法

2.1 器件制备

采用溶液旋涂法在ITO玻璃基底上制备Cs₃Bi₂I₆Br₃薄膜，通过反溶剂辅助结晶优化成膜质量，最终蒸镀银电极形成Ag/MHP/ITO三明治结构。X射线衍射（XRD）分析证实薄膜为三方晶系P3?m1空间群，光学轮廓仪和SEM显示薄膜厚度均匀（~150 nm）。

2.2 电学表征

在暗态条件下，器件表现出典型的双极阻变特性：正向扫描中SET过程（HRS→LRS）发生在+1.0 V，反向扫描中RESET过程（LRS→HRS）触发于-1.5 V。重复性测试显示，器件间ON/OFF比达2.56×10³（初始态）和20（切换态），且在小至50 μm的电极尺寸下仍保持稳定性能。

3 建模与仿真

3.1 忆阻器模型

建立电压控制型忆阻器数学模型，包含电容电流项和电导调制项。状态变量x通过S型函数（式4）描述稳态行为，其动力学演化由电压依赖的弛豫时间τ_x（式6）调控，其中τ_max=1500 s，τ_min=1.1 ms。

3.2 Verilog-A实现

将模型转化为Verilog-A代码，在Cadence Spectre中成功复现实验测得的I-V滞回曲线。仿真显示扫描速率显著影响滞回环面积：50 V/s时环宽达1.2 V，而500 V/s时缩至0.6 V，与离子迁移速率受限的理论一致。

4 结果与讨论

4.1 逻辑门实现

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  IMPLY门：基于两个忆阻器和电阻R_G构建，通过差分放大电路输出满足P→Q真值表。

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  AND/OR门：利用忆阻器并联结构实现，输出电压遵循分压原理（式7-8），配合CMOS反相器可扩展为NAND/NOR门。

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  复杂电路：1位比较器仅需4个忆阻器+4个NMOS晶体管；4:1多路复用器通过三级AND-OR结构实现选择功能；SR锁存器则利用忆阻器的状态保持特性存储数据。

4.2 性能对比

与180 nm CMOS工艺相比，忆阻器逻辑门延迟降低92%（21 ms vs. 273 ms），但功耗较高（55 mW vs. 188 μW）。蒙特卡洛分析表明，当g_H/g_L和V_th波动<2%时，逻辑功能仍保持稳定。

5 结论

Cs₃Bi₂I₆Br₃忆阻器展现出优异的非易失性存储与逻辑运算一体化能力，其离子迁移诱导的阻变机制为构建高能效存内计算系统提供了新范式。未来研究需进一步优化材料封装稳定性和阵列集成工艺，以推动其在神经形态计算和边缘智能设备的实际应用。