锂阱氧化锌忆阻晶体管（Li-Well ZnO Memtransistors）：面向神经形态应用的高可靠性器件

本文报道了一种基于锂阱结构的氧化锌忆阻晶体管（LWOM），通过形成类似n+阱的锂离子掺杂区，实现了低电压（1–3 V）模拟权重更新和精确栅极调控。该器件采用成熟氧化物半导体技术，在230°C热预算下制备，展示了99.31%的阵列操作良率，为下一代非易失性存储和人工神经网络（ANN）加速硬件提供了强竞争力方案。

　　

1 引言

忆阻晶体管（Memtransistor）作为兼具晶体管开关功能和非易失性记忆特性的模拟存储器件，自2018年提出以来，已成为神经形态计算硬件的重要候选。当前主流技术包括铁电场效应晶体管（FeFET）和电荷陷阱闪存（CTF），但离子型忆阻晶体管因离子迁移势垒高（0.8–1.0 eV）、写入电压大等问题，性能尚未匹配。本文报道的锂阱氧化锌忆阻晶体管（LWOM）通过创新性结构设计，在低电压操作、栅极精确调控和阵列集成方面取得突破。

离子型忆阻器件的核心挑战包括随机离子迁移、非线性权重更新、缺陷导致的卡滞状态以及交叉阵列中的潜行电流问题。LWOM通过引入局部锂阱结构，利用Schottky势垒调制机制，实现了可控的离子迁移和稳定的模拟存储特性。

2 结果与讨论

2.1 ZnO半导体与锂阱制备

氧化锌（ZnO）晶体为纤锌矿结构，其八面体空位为锂离子提供了迁移通道。锂在ZnO中可形成两种主要缺陷：占据锌位的替代锂（Li_Zn^?1，p型缺陷）和间隙锂（Li_i⁺¹，n型缺陷）。密度泛函理论（DFT）计算表明，Li_i⁺¹使导带下移呈现金属性n型行为，而Li_Zn^?1则表现为p型掺杂。两者共存时电子特性取决于比例关系。

弹性带（NEB）计算揭示Li_Zn^?1向Li_i⁺¹转化的能垒高达2.4 eV，而间隙锂迁移能垒仅为0.69–0.90 eV（体相）和0.14–1.40 eV（晶界），表明晶界扩散占主导。二次离子质谱（SIMS）分析证实230°C退火后锂向ZnO中扩散，并在SiO₂界面处聚集。透射电镜（TEM）显示锂扩散主要发生在10 nm范围内的晶界区域。

2.2 对称与不对称锂阱忆阻晶体管

对比研究采用Cr粘附层的参考TFT和Li粘附层的LWOM器件发现，160°C以上热处理后LWOM出现滞后回线，且随温度升高而增强。输出曲线显示对称LWOM具有栅极可调的忆阻行为，而不对称结构（仅源极形成锂阱）则表现出定向开关特性。

不对称LWOM在源极为锂阱时呈现逆时针开关行为：正V_DS时低阻态（LRS）向高阻态（HRS）转换，负V_DS时相反。当漏极为锂阱时开关方向反转，但开关窗口减小。这种方向性开关源于Schottky势垒的调制机制：正电压推动Li_i⁺¹向界面迁移降低势垒，负电压则使其远离增加势垒。

2.3 锂阱忆阻晶体管的阻变机制

通过温度依赖的传输特性测量，提取出HRS和LRS的Schottky势垒高度分别为1067 meV和479 meV，相差588 meV。氧K边电子能量损失谱（EELS）分析表明，LRS中距界面12 nm范围内O K边峰B强度降低，与DFT计算的Li掺杂导致O p_x/p_y态占据增加一致。HRS中界面处出现0.6 eV红移，表明费米能级向价带移动。

三维SIMS成像直观展示了LRS和HRS状态下锂离子分布的差异：HRS时锂离子从金电极向垂直方向扩散更明显。器件工作机制可概括为：V_GS在栅氧界面形成电子积累层，V_DS在源极界面产生强局域电场驱动Li_i⁺¹迁移，从而调制Schottky势垒高度。固定结合的Li_Zn^?1作为p型掺杂剂保持稳定，而可动的Li_i⁺¹则负责阻变过程。

2.4 忆阻特性表征

LWOM展示出优异的模拟存储特性：16态长期增强/抑制（LTP/LTD）曲线表明权重更新幅度与V_DS成正比，与V_GS成反比。开关比随读V_GS增加而减小，但电流差值增大，为电路设计提供灵活性。保留测试显示16态 conductance 在810秒内保持稳定，LRS和HRS在24小时内无衰减。

直流扫描曲线显示开关电压和开关比随扫描幅度增加。脉冲切换耐久性测试达1.2×10⁶次循环无退化。功耗分析表明较低电导状态更新功耗更小，ΔG-功率比最高达7.39 nS pJ^?1。权重适应测试证实V_GS可调控权重更新饱和点，这一特性可用于交叉阵列中选择性编程而无须抑制电压。

与FeFET和CTF器件相比，LWOM在写入电压（<3 V）和速度（≈100 μs）方面优于传统离子型忆阻晶体管，但仍慢于基于铁电极化或电荷捕获的器件。锂的高标准还原电位（-3.04 V）使其不易形成金属细丝，但离子迁移和扩散仍需通过高质量阻挡层控制。

2.5 21×21交叉阵列演示

为验证阵列可行性，制备了21×21 LWOM交叉阵列，每个器件沟道长度5 μm，宽度70 μm。通过共享源/漏和栅极线实现随机访问。利用V_GS=0 V饱和特性，在无抑制偏压情况下成功实现16个目标电导态的编程。441个器件中仅3个失效，操作良率达99.31%。电导分布与脉冲次数关系显示大多数器件在91个脉冲内达到目标值。

3 结论

锂阱氧化锌忆阻晶体管通过创新的锂阱结构设计，实现了低电压操作、栅极精确调控和高良率阵列集成，为神经形态计算硬件提供了有竞争力的解决方案。其基于成熟氧化物半导体技术且兼容低温工艺（230°C），具备良好的扩展性。该方法可推广至其他氧化物半导体体系，通过垂直集成和原子层沉积（ALD）技术有望进一步提升性能。

4 实验方法

器件采用光刻、热蒸发和原子层沉积技术制备。栅极为Cr（4 nm）/Au（35 nm），栅介质为25 nm Al₂O₃，沟道层为30 nm ZnO，源漏电极分别采用Li（5 nm）/Au（50 nm）和Cr（5 nm）/Au（50 nm）结构。电学测试使用源测量单元、任意函数发生器和定制开关矩阵系统。材料表征包括TEM、SIMS、XRD和XPS等技术。理论计算基于VASP软件包采用DFT+U方法完成。