U型双极肖特基势垒场效应晶体管（SBFET）的工艺集成与三维器件创新研究

本文首次报道了三维U型双极肖特基势垒场效应晶体管（SBFET）的实验实现与工艺集成路线。该研究通过自对准接触形成和原子力显微镜（AFM）成像技术，显著简化了传统三维架构的制造复杂性。器件在p型和n型分支均展现出高度对称的开态电流，并通过TCAD模拟验证了其在未来可重构FET（RFET）和紧凑型电路设计中的应用潜力，为三维纳米电子器件的发展提供了重要的技术基础。

　　

1 引言

随着对高性能和低功耗集成电路需求的持续增长，极端微缩化成为高密度电子器件的必然选择。然而，这一趋势也带来了不受欢迎的短沟道效应（SCE）。为了追求尺寸缩放，器件架构从二维转向三维，同时改进了沟道材料和优化了栅极电介质。FinFET和垂直堆叠纳米片（NS）FET是这一领域的先驱器件，它们在减少SCE、改善沟道静电控制和增加单位宽度电流密度方面发挥了关键作用。垂直栅极全环绕（GAA）纳米线（NW）FET作为FinFET和NSFET的有前途的继任者，其垂直设计允许更紧凑的布局，从而提高集成密度并减少SCE。经验研究表明，垂直GAA结构改善了栅极与沟道之间的耦合，导致寄生电阻和电容效应降低，亚阈值摆幅优越，功耗更低。这些特性使它们成为未来先进超大规模集成（VLSI）技术的有力候选者。然而，垂直GAA-FET的主要挑战在于其制造的复杂性。除了传统的垂直GAA-FET设计，过去几年中还提出了各种新的、更具颠覆性的FET架构。它们声称要么压缩电路架构，要么基于各种物理现象嵌入新的传输特性。许多这些方法涉及可重构FET（RFET）的集成。RFET是一类新兴的电子器件，能够动态切换p型和n型操作。它们有望在硬件安全、神经形态计算或模拟信号处理领域增加电子系统的功能。最近的研究基于技术计算机辅助设计（TCAD）模拟提出了来自U型、L型或弧形沟道几何形状的RFET。然而，迄今为止，这些颠覆性的三维架构尚未得到实验实现。

本文报道了首次实验实现的三维U型双极肖特基势垒FET（SBFET），它可以作为一个技术平台来探索颠覆性沟道几何形状中的新器件特性。U型SBFET的沟道独特地分为垂直NW段和共享的水平硅绝缘体（SOI）衬底，连接垂直纳米线阵列。该器件在源极和漏极具有栅控肖特基接触，提供双极转移特性。开发的工艺流程包括集成U型本征硅沟道、作为源极和漏极的NiSi₂异质结，以及使用无对准栅极金属。该架构有望扩展到促进未来的器件设计选项，如极性控制、负电容、带间隧穿或多个源/漏电极，用于具有其共同（SOI）体的未来应用。例如，通过在单个纳米线阵列之间分割栅极，该器件可以转换为U型RFET。在这里，从每个源极接触点到漏极的信号动态路由可以通过共同的SOI体实现，如参考文献预测的那样，从而实现了灵活的布线选项，并且与以前的平面演示器相比，占用面积更小。

2 工艺集成

这项工作的核心贡献是U型双极SBFET的工艺集成流程，该流程总共包括4个光刻层和18个宏步骤。该工艺依赖于许多自对准技术来图案化垂直接触。在这里，自对准是指制造策略，其中器件的结构特征固有地决定了后续层或组件的对准，从而消除了单独的光刻对准步骤的需要。与经典的GAA晶体管相比，U型设计简化了接触形成，消除了对单个复杂的顶部/底部接触生成和栅极对准过程的需求。此外，在垂直方向上实现栅极与肖特基结的精确对准在纳米尺度上尤其具有挑战性，因为涉及尺寸公差。所提出的架构的自对准性质通过允许栅极自然地与沟道区域对齐来有效缓解这个问题，从而降低了工艺的复杂性和对准的敏感性。为了监控制造过程，我们采用了原子力显微镜（AFM）和扫描电子显微镜（SEM），突出显示了测试结构中一些最重要的中间步骤。起始材料是市售的SOI晶圆。用于成像的专用测试结构在同一样品上单独制造，用于SEM成像，以消除沟道中的充电问题。第一步，使用HSQ作为EBL抗蚀剂图案化纳米柱阵列。随后，通过使用RIE-ICP的氯基化学蚀刻硅层。关于所选光刻设计和蚀刻条件的细节在先前的工作中讨论。结果，实现了高度约为120纳米且彼此位置受控的纳米线。值得注意的是，所有导线仍然通过共享的SOI体连接。为了增加NW侧壁的各向异性并减小其直径，进行了热氧化过程，随后使用真空快速热退火过程（VRTP）进行退火。然后去除热生长的氧化物。以相同的方式生长栅极电介质层（SiO₂）。得到的SOI沟道厚度和NW直径分别为25纳米和35纳米。在下一步中，通过使用激光光刻和基于SF₆的RIE-ICP蚀刻工艺创建凹槽区域，以将单个晶体管彼此分离。这里选择栅极优先方法来保护沟道和NW免受后续工艺步骤的影响。选择TiN层作为栅极金属，并使用PEALD方法沉积。TiN层作为后续接触硅化过程的扩散屏障和选择性蚀刻保护层，如其他工作中报道的那样。PEALD沉积栅极金属不仅作为扩散屏障，而且通过容忍单个纳米线上硅化物长度的变化来提高工艺可靠性。为了实现金属接触隔离和选择性蚀刻不同层，使用HSQ作为旋涂玻璃间隔物。先前的研究表明，HSQ由于其易于加工、低粗糙度和低介电常数而表现出优异的间隔层特性。为了在源极和漏极接触处建立硅化物结，NW完全封闭在牺牲间隔物内。注意，间隔物材料的厚度应足以完全覆盖NW的整个深度，以确保表面没有波效应。

然后使用稀释的HF蚀刻间隔物以仅打开NW的尖端。蚀刻过程从HSQ层产生氢气泡，导致表面粗糙度增加。为了防止这个问题，将阳离子表面活性剂引入稀释的HF溶液中。表面活性剂的加入不仅防止了氢气泡的释放，而且降低了沿NW侧壁的表面张力，从而产生了更平滑和更理想的结果。作为完全优化和可控蚀刻过程的结果，NW尖端被打开。通过SC1溶液进行TiN蚀刻。在这里，间隔物保护了覆盖区域，只允许TiN的尖端部分被蚀刻掉。TiN蚀刻后，将样品浸入BHF溶液中以去除尖端上的氧化物层。此步骤还蚀刻涂覆的间隔层。没有观察到对TiN层的蚀刻效果。此外，在每个蚀刻步骤之后进行四点探针测量以监控表面电阻的任何变化。发现多个蚀刻步骤的电阻变化在可接受的工艺窗口内，确认了良好的均匀性。

使用AFM在每个阶段评估选择性蚀刻步骤的顺序，AFM在测量蚀刻深度方面提供皮米级精度。氧化物蚀刻后，立即将样品放入真空室中，使用离子束溅射进行镍沉积。通过进行VRTP确保所有镍完全消耗，创建了镍硅化物接触。镍层的完全消耗能够在源极和漏极结处形成自对准硅化物，确保所有纳米线上的硅化物长度均匀，无需在硅化过程中精确计时。在纳米线几何结构内部，即使在低温下也报道了形成富硅的领先相NiSi₂，在纳米线内部创建了晶格匹配的界面。值得注意的是，特殊的垂直设计放宽了关于镍硅化物段长度相对于栅极对准的限制。硅化过程后，使用稀释的硝酸溶液选择性去除样品顶部的剩余镍。硝酸对TiN和NiSi₂结构的蚀刻速率可以忽略不计。此外，我们通过进行能量色散X射线（SEM-EDX）光谱学确认了镍硅化过程的成功，该光谱学验证了在源极和漏极区域形成了Ni_xSi_y，确保了正确的接触形成。为了消除从栅极到源极/漏极接触的短路可能性并防止通过薄间隔层的泄漏，再次蚀刻栅极金属。这里再次使用了保护性HSQ间隔层。值得注意的是，与热氧化物相比，HSQ可以以显著更快的速率蚀刻，因此栅极电介质将被保留。提供了具有蚀刻TiN尖端的NW的AFM图像，相关的顶视图和倾斜视图SEM图像分别给出。接下来，执行激光光刻过程以图案化栅极层。为了防止NW受到光学抗蚀剂的机械应力和进一步过程的影响，在此阶段再次用HSQ间隔物覆盖NW，随后进行BHF浸渍用于HSQ湿法蚀刻和基于SF₆的RIE-ICP蚀刻以打开TiN。为了防止间隔物变形，处理新的间隔层，随后使用稀释的HF打开源极-漏极接触尖端。还通过激光光刻图案化栅极垫，随后进行离子束溅射过程。使用BHF去除图案化区域上的HSQ间隔物后，通过离子束溅射沉积镍和铂金属垫。最后一步涉及图案化源极和漏极金属垫。使用PMMA-MA/PMMA基电子束光刻来图案化源极和漏极层。金属沉积使用离子束溅射完成，遵循与栅极垫相同的程序。

3 结果与讨论

呈现了最终U型双极SBFET的横截面TEM图像。器件设计包括用于源极和漏极接触的81个NW的阵列。这种阵列安排对于实现卓越的静电控制、更高的开态电流和改善的信噪比是必要的，与单NW器件相比。可以清楚地看到，NW阵列（用于源极和漏极）通过SOI体成功地彼此连接，类似于图中的类似显示。单个栅极覆盖两个肖特基结和沟道以提供双极操作。在NW阵列内部，SiO₂和TiN栅极层提供栅极全环绕覆盖，促进更好地控制NiSi₂尖端的载流子注入。可以观察到Si核和NiSi₂之间的尖锐界面，没有明显的混合。值得注意的是，先前的研究声称刻面尖端可以产生电流增强。使用EDX和扫描透射电子显微镜（STEM）表征两个与SOI体连接的NW，说明了Si NW和SOI体（粉红色）被富氧SiO_x间隔层（深灰色）和TiN GAA（ lime）包围，具有镍顶部接触（浅绿色）。提供了相应STEM图像的详细元素映射。为了说明制造器件与设计器件之间的相似性，提供了二维横截面插图。此外，提供了顶视图SEM图像，显示了器件的实际尺寸，并突出了凹槽区域以及接触垫。

NiSi₂/Si异质结肖特基势垒（电子为0.66 eV，空穴为0.46 eV）可以在栅极偏压（V_G）条件下促进从源极注入电子和空穴。在V_G小于平带电压（V_fb）的特定条件下，特别是对于较小的负漏极电压（V_D），空穴载流子隧穿肖特基势垒的可能性增加。这种效应主要是由于随着V_G降低，空穴的有效肖特基势垒宽度减小。相反，当V_G超过V_fb时，特别是对于小的正V_D，通过肖特基势垒的电子注入增强。在室温下研究了U型双极SBFET的转移和输出特性。显示了漏极偏压相关的转移特性，V_D从1到5 V以1 V步长变化，而栅极电压从–5扫到5 V。当V_D < 0时，沟道开始导电，I_D increasingly由从源极注入的空穴或电子主导，导致特征性的双极行为。实现了相当对称的行为，开态电流高达0.3 μA和0.6 μA在V_D = 5 V。降低漏极电压导致开/关比降低以及双极曲线的最小电压点偏移，这是由于肖特基势垒宽度的显著变化。显示了漏极电流与漏极电压（I_D-V_D）输出特性，V_G从0 V到4 V变化，每步1 V。可观察到肖特基典型行为，在较高的正V_D和较低的V_G下具有超线性输出特性。在施加的V_D内未观察到较高栅极电压下的饱和，这是由于源极区域高度降低的肖特基势垒增加了电子隧穿。漏极电流在负值时随着漏极偏压的增加呈典型指数增长，因为隧穿和热离子过程对电场和漏极肖特基势垒调制高度敏感。值得注意的是，为了减少实验失败的可能性，这里选择了尽可能宽松的几何形状。一旦NW直径、节距长度和共同沟道厚度在进一步的研究中按比例缩放，预计性能和占用面积将显著提高，如TCAD模拟所预测的那样。

这里提出的工艺路线可以扩展到三维共同沟道RFET概念。这可以通过使用相同方法用双栅极替换单栅极的简单过程来实现。U型RFET，如其水平对应物，主要基于扩散主导的载流子传输。因此，未栅极区域不会显著降低器件性能。因此，将NW与共同的SOI体连接允许生产具有大量单独引导的垂直NW的阵列结构。将新兴器件集成到此类几何结构中，为未来设计高效多路复用器提供了紧凑的电路功能。

4 结论

我们首次展示了新型U型双极SBFET的工艺集成路线，详细说明了制造中的挑战、进步和潜在的改进步骤。实现了高开态电流，且p型和n型分支电流值几乎相同。工艺路线包括从电子束光刻到反应离子蚀刻和原子层沉积的许多关键步骤。使用自对准接触形成和AFM成像来简化和监控三维处理。特别是，与我们提出的器件架构中的自对准接触形成相比，传统三维架构的限制被克服，并带来了新的创新。为了进一步验证这一概念，进行了TCAD模拟以研究器件行为并展示其未来潜力。提出的工艺流程旨在作为未来在三维几何形状中探索更先进传输概念的技术基线。

5 实验部分

实验在200毫米SOI晶圆上进行，该晶圆由150纳米轻硼掺杂硅（100）器件层和150纳米BOX组成。为了去除有机污染物，将晶圆在超声波浴（USB）中使用丙酮和异丙醇（IPA）清洗。负性EBL抗蚀剂HSQ（6%）以3000 rpm旋涂，产生约90纳米的均匀薄膜厚度。使用Raith eLine Plus EBL系统在20 keV加速电压和10 μm孔径下图案化纳米柱阵列（9 × 9，50纳米宽）。暴露的抗蚀剂在25%四甲基氢氧化铵（TMAH）溶液中显影70秒。使用牛津仪器ICP380系统中的氯基反应离子蚀刻与RIE-ICP蚀刻硅纳米线，产生约120纳米高的垂直导线。所有纳米线通过共享的SOI体保持连接。为了增强侧壁各向异性并减小纳米线直径，在875°C的氧气中进行热氧化，随后在氮气（875°C）和形成气体（450°C）中在真空快速热处理（VRTP）系统（Annealsys AS Master 2000）中进行退火。使用缓冲氢氟酸（BHF，1%）去除生长的氧化物。然后热生长10纳米栅极电介质（SiO₂）。使用海德堡μPG 101系统和AZ5214-E图像反转光刻胶进行激光光刻以定义凹槽区域。抗蚀剂在AZ 726 MIF中显影100秒，并使用基于SF₆的RIE-ICP蚀刻形成隔离沟槽。通过PEALD使用TiCl₄和氮气沉积12纳米TiN栅极金属。该过程在250°C和150 Pa的氮气/氢气气氛中进行，使用氩气引发等离子体点火。总共执行370个循环，每个循环包括1秒TiCl₄脉冲、5秒 purge、7秒120 W等离子体点火和5秒最终 purge。为了接触隔离，使用HSQ作为旋涂玻璃间隔层。以1000 rpm旋涂以获得约180纳米的厚度。使用稀释的HF（1%）蚀刻间隔物并暴露纳米线尖端。为了提高表面质量，添加了阳离子表面活性剂（苯扎氯铵，BZK）。蚀刻溶液以2:20:5的体积比（HF 1%: H₂O: BZK）制备，导致HSQ蚀刻速率约为2.5纳米/秒。暴露了约20纳米的尖端高度，且对TiN层没有损坏。使用SC1溶液（NH₄OH:H₂O₂:H₂O = 1:4:8）在40°C下进行2分钟选择性TiN蚀刻。随后浸入BHF（1%）90秒以去除氧化物帽并进一步去除间隔物。通过离子束溅射（Gatan 681）沉积35纳米厚的Ni层。在VRTP系统中在350°C的氮气中进行3分钟硅化。使用HNO₃:H₂O水溶液（1:5）在室温下12分钟去除多余的Ni。HNO₃对TiN和NiSi₂的蚀刻速率可以忽略不计。为了防止栅极和接触之间的短路，使用SC1将TiN栅极回蚀50纳米，同时用保护性HSQ间隔物保留栅极氧化物。通过激光光刻进行栅极图案化。再次用HSQ覆盖纳米线以进行机械保护，然后使用BHF和SF₆ RIE-ICP蚀刻图案化区域以重新打开栅极区域。应用新的HSQ层，并使用稀释的HF重新打开源极/漏极尖端。通过激光光刻定义栅极垫，随后离子束溅射Ni（50纳米）和Pt（3纳米）。源极和漏极垫在相同的EBL系统中在12 keV和30 μm孔径下使用双层PMMA-MA/PMMA基正性EBL抗蚀剂进行图案化。源极和漏极接触垫遵循相同的溅射过程。在整个制造过程中，使用AFM（Bruker Dimension XR纳米电闭环SPM）和SEM（Zeiss Leo 1560）监控过程控制。器件完成后，还执行了STEM以验证纳米线和硅化物结的结构质量和界面锐度。此外，SEM-EDX确认了源极和漏极区域中Ni_xSi_y的形成。使用Keithley 4200A半导体分析仪 together with Keithley 707A开关矩阵进行电气测量，连接到探针台以接触器件。

Simulation Setup

使用GTS-TCAD框架的Minimos求解器执行了3D器件模拟。不是复制全尺寸的制造结构，而是在模拟中实现了按比例缩小的版本，以强调器件架构在减小尺寸时的潜力。模拟器件和关键尺寸如图所示。器件中纳米线的中心到中心距离为110纳米。与实验器件一样，NW放置在SOI衬底上，其中硅沟道厚10纳米。沟道下方是150纳米厚的BOX层，提供与体材料的电绝缘。每个纳米线长75纳米，源极和漏极硅化物结长50纳米，栅极到结的重叠设计为20纳米。使用基于Matthiessen规则的方