面向高速应用的能效优化D锁存器：前馈技术与并行放电路径架构

本文推荐了一种新型高速能效D锁存器架构，通过引入时钟与数据前馈（D）控制的路径使能模块（PEB）及多路并行放电路径，显著降低了传输延迟（D-to-Q delay: 0.291 ns@180 nm）与功耗延迟积（PDP: 17.67 fJ），支持1.6 GHz高频操作，适用于物联网、可穿戴设备与低功耗数字处理器，并在45 nm节点进一步验证了其能效与扩展性。

　　

随着CMOS技术节点的持续微缩和便携式、电池供电电子设备的爆炸式增长，设计低功耗、高速时序元件已成为数字VLSI系统的核心研究焦点。D锁存器作为时序逻辑的基本构建模块，广泛用于触发器、寄存器、时钟门控结构和存储单元等时序关键电路，尤其在物联网（IoT）设备、可穿戴电子、生物医学植入和超低功耗微控制器等对能效和面积要求极高的系统中具有重要应用。然而，传统D锁存器在追求更高速度时往往需牺牲功耗，导致速度与能效间的固有权衡。尽管已有多种D锁存器设计被提出以支持高速和低压应用，但在先进工艺节点下，时序裕度日益紧缩，且当时钟与数据转换在时间上接近时，存储元件可能出现亚稳态问题，这进一步凸显了改善锁存器和触发器这类时序关键存储元件的延迟和能效的重要性。

在此背景下，来自印度国立果阿理工学院电子与通信工程系的R. Rakhi、R.K. Siddharth、K.G. Shreeharsha、M.H. Vasantha和Kumar Y.B. Nithin研究团队在《Results in Engineering》上发表了一项研究，提出了一种新颖的延迟优化D锁存器架构，该架构通过在输出节点引入额外的并行放电路径来提升速度性能。

研究人员采用的关键技术方法包括：基于Cadence Virtuoso的晶体管级电路设计与仿真，分别在180 nm和45 nm CMOS工艺节点下实现；通过路径使能模块（PEB）动态控制并行NMOS放电管的激活；利用电阻电容（RC）等效模型进行时序分析；对功耗延迟积（PDP）、设置保持时间、PVT（工艺、电压、温度）变化、蒙特卡洛分析以及高负载电容下的性能进行了全面评估；并与多种现有D锁存器架构（如CML、TG、S-TCR、SIN-LC、ST、M-SEM、TSPC、MNPT和Rail to Rail设计）进行了性能对比。

2. 提出的并行路径D锁存器

研究团队从传统D锁存器（基于2输入NAND门实现）出发，指出其提高速度通常需要增大晶体管宽度以增加电流，但这会导致功耗显著增加。他们提出的新方法的核心思想是在输出端增加一个受控的电流路径，该路径仅在输出转换期间被激活。具体实现上，他们在时钟锁存器输出端连接了一个PEB，其输出由时钟（clk）和输入信号（D）共同控制。PEB的晶体管级设计包含在基于并行放电路径的D锁存器中：在Q输出端的PEB由晶体管M₁、M₂和M₃组成，而在Q?输出端的PEB则由晶体管M₄、M₅和M₆组成。这些模块控制着并行NMOS放电晶体管M_Q,1到M_Q,N以及M_Q?,1到M_Q?,N的激活。这些额外的并行放电路径有助于加速输出节点的下降转换。每个放电晶体管都是NMOS器件，其源极接地，漏极连接到输出节点，栅极由PEB控制。这种动态控制机制防止了不必要的静态功耗，同时在需要时允许多个放电路径同时导通，有效减少了输出节点延迟。

3. 时序分析

通过对传统D锁存器和 proposed 架构进行时序分析，研究人员推导出了关键路径延迟的表达式。对于传统D锁存器，当时钟为高且输入D从‘0’转换为‘1’时，Q输出的临界路径延迟t_plh,Q = t_phl(N₁) + t_plh(N₃)，而Q?输出的延迟t_phl,Q? = t_plh,Q + t_phl(N₄)。在提出的并行路径D锁存器中，除了常规操作外，并行路径通过将D输入前馈到输出侧来增强电路的延迟性能。通过激活放电路径中的路径使能块，允许电流流过并行路径。他们建立了输出节点的等效RC电路模型，表明当存在N条并行放电路径时，输出节点Q处的总等效电阻R_{parallel path} = R_unit/N，而总负载电容C_{eq_N3} = C_int + C_ext，其中C_int = N * C_unit。由此推导出下降延迟t_phl,Q = 0.69 * R_unit (C_unit + (C_L/N))。该方程表明，对于所有C_L值，延迟随着N的增加而迅速减小，但逐渐接近由寄生分量R_unitC_unit决定的最小值。

4. 仿真结果

4.1. 瞬态分析

在1.8 V电源电压和50 fF负载电容下进行的瞬态分析表明，随着并行放电路径数量的增加，输出延迟与传统设计相比显著降低。这种改进是由于额外的对地电流路径提供的改进的放电能力，加速了输出的开关。

4.2. 功耗延迟积

对于1.8 V电源电压， proposed 电路的D到Q平均延迟针对负载电容从10 fF到50 fF的变化被绘制为并行路径数量的函数。随着电容的增加，电压 across 电容器的变化需要更长时间，因此增加了传播延迟。对于给定的电容，增加并行路径的数量通过增加放电电流来减少延迟。功耗计算是针对60%的开关活动因子进行的。随着并行路径数量的增加，与这些路径相关的寄生电容也增加，导致功耗增加。为了评估这些因素之间的权衡，使用了功耗延迟积（PDP）。PDP最初由于放电电流增加而减少，但在某一点之后，寄生电容成为主导，导致功耗 dissipation 超过延迟减少。最小PDP表示最佳并行路径数。对于10 fF的负载电容，最佳并行路径数（N）为4，而对于50 fF的负载电容，最佳N为6。随着负载电容的增加，所需的输出电流路径数量也增加。

4.3. 开关活动因子和频率对动态功耗的影响

动态功耗在 modern 数字电路中构成总功耗的显著部分，特别是在时钟化和高速逻辑系统中。在提出的架构中，动态功耗 dissipation 已被评估为开关活动因子α的函数，该因子量化了每个时钟周期节点切换的概率。动态功率由表达式P_dynamic = α C_L V_DD² f建模。在60%的标称开关活动下，提出的设计表现出60.6 μW的动态功耗消耗。

4.4. 随V_DD的变化

平均D到Q延迟作为电源电压的函数，范围从1 V到1.8 V。随着电源电压的增加，电路可用的驱动电流也增加，这使得负载电容的放电更快，从而减少了传播延迟。延迟针对不同数量的并行放电路径绘制，表明更多路径导致更高放电电流，因此更低延迟。所有图表都是在固定负载电容50 fF下生成的。功耗 dissipation 随着更高电源电压而增加，这是由于通过电路的电流 flow 增加。

4.5. PVT变化

电路在1.8 V电源电压和六个并行放电路径的标称条件下进行了评估。为了评估其鲁棒性，电源电压在1.62 V和1.98 V之间变化（±10%的1.8 V），并在多个工艺角（包括标称（TT）角）测试了性能。温度条件从最低-40°C到最高125°C，以25°C为标称温度。增加电源电压增强了电路速度 due to 改进的驱动强度，而升高的温度降低了性能。最快的响应记录在快-快（FF）工艺角，电源电压1.98 V，温度-40°C，最小平均传播延迟0.20 ns。相反，最慢的性能发生在慢-慢（SS）角，电源1.62 V，温度125°C，导致最大平均传播延迟0.50 ns。

4.6. 高负载电容下的性能评估

为了评估提出的D锁存器在高电容负载条件下的鲁棒性，在180 nm CMOS技术节点下进行了布局后仿真。锁存器针对输出负载电容（C_L）从1 pF到20 pF进行了评估。对于每个负载条件，并行放电路径的数量（N）从1到10变化。结果表明，随着N的增加，D-to-Q和clk-to-Q延迟在所有C_L值下都显示出单调减少。这种趋势可归因于额外的并行路径提供的增强的放电能力，有效减少了与输出节点相关的时间常数。延迟减少对于更高的C_L值更为明显，表明提出的技术随着电容负载增加而具有良好的扩展性。

4.7. 与最先进架构的比较

提出的架构与各种D锁存器设计进行了评估。在1.8 V电源电压下，使用180 nm CMOS技术实现了所有电路。与最先进的D锁存器设计在功耗、平均延迟、PDP和面积方面进行了比较。在所有这些设计中，提出的架构实现了最低的PDP。尽管占用更多面积，它实现了最小延迟，从而实现了高速操作。提出的设计在各种V_DD值下表现出最短的延迟。TG和TSPC架构在1.2 V以下失效，而MNPT设计在1.4 V以下失效。提出的设计实现了最低的PDP。

研究表明，这种采用前馈技术和并行放电路径的新型D锁存器架构，通过智能地控制额外电流路径的激活时机，成功地打破了传统D锁存器在速度与功耗之间的权衡。其在180 nm和45 nm工艺节点上的优异表现，尤其是在功耗延迟积上的显著优化，证明了该架构在面向物联网、可穿戴设备等能效敏感型高速应用中的巨大潜力。该设计为未来低功耗、高性能数字系统的时序元件设计提供了新的思路和实现方案。