一种基于数学信号模型的、用于低功耗VLSI互连设计的延迟约束优化框架

《Journal of Computational Electronics》：A delay-constrained optimization framework for low-power VLSI interconnect design using mathematical signal models

针对亚7纳米VLSI互连延迟与功耗优化问题，提出综合数学框架，融合信号处理理论与电路建模，改进Elmore延迟模型并纳入串扰及电容耦合效应，采用拉格朗日松弛与KKT条件实现动态功耗约束优化，在7纳米工艺下实现23%功耗降低且延迟影响可忽略，经HSPICE和Cadence Spectre仿真验证于ISCAS85和OpenCore基准电路。

　　

摘要

随着VLSI技术发展到7纳米以下的节点，与互连相关的延迟和功耗成为主要的设计瓶颈。本文提出了一个全面的数学框架，用于在延迟约束下对非常大规模集成（VLSI）系统中的互连进行建模和优化。利用信号处理理论和电路级建模，我们引入了一个改进的延迟模型，该模型考虑了Elmore延迟、串扰效应和电容耦合。采用拉格朗日松弛法和Karush–Kuhn–Tucker条件进行受限优化，以在保持信号完整性的同时最小化动态功耗。在7纳米工艺技术上的仿真结果表明，所提出的方法能够将功耗降低多达23%，同时延迟开销很小。我们的框架使用HSPICE和Cadence Spectre在标准的ICAS85和OpenCore基准测试上进行了验证，为高效能的互连设计提供了实用的方法。