《Microprocessors and Microsystems》：A digital beamforming receiver architecture implemented on a FPGA for space applications
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本文推荐了一项针对空间应用数字波束成形（DBF）系统的创新研究。为解决传统DBF架构资源消耗大、功耗高的问题，研究人员提出了一种在FPGA上实现的新型接收机架构，通过将波束成形处理器置于数字下变频（DDC）之前，仅对合成波束通道进行解调和滤波，显著降低了DSP资源需求和功耗。实验基于EV12AQ600 ADC和Xilinx Kintex UltraScale FPGA平台验证了设计的有效性，该成果对提升星载通信系统的效率和性能具有重要意义。
在太空探索和卫星通信领域，对高性能、高灵活性天线的需求日益增长。数字波束成形（Digital Beamforming， DBF）技术因其能够通过软件动态控制天线阵列的辐射方向图，实现“智能”天线，而受到广泛关注。与传统模拟波束成形相比，DBF具有更高的灵活性、可重构性和抗干扰能力，特别适用于环境苛刻、任务需求可能变化的太空平台。然而，传统的数字波束成形接收机架构通常需要为每个天线通道单独配备数字下变频（Digital Down Conversion， DDC）和低通滤波模块，当系统通道数量增加时，所需的数字信号处理（Digital Signal Processing， DSP）资源会急剧上升，导致功耗增大、系统复杂度提高，这成为其在资源受限的星载平台上大规模应用的主要瓶颈。
为了解决上述问题，由Eduardo Ortega、Agustín Martínez等人组成的西班牙阿尔卡拉大学空间研究小组，在《Microprocessors and Microsystems》上发表论文，提出并实现了一种创新的数字波束成形接收机架构。该研究的核心创新点在于重新设计了信号处理流程，将波束成形处理阶段 strategically sequencing（策略性地排序）在复杂的下变频操作之前。这意味着，来自多个天线通道的信号先经过加权合并，形成单一的合成波束通道，然后再对这个合成通道进行后续的DDC和低通滤波。这种设计使得解调和滤波这类计算密集型操作只需执行一次，而非针对每个输入通道都执行，从而大幅减少了整体所需的DSP资源。
为了验证这一设想，研究人员采用了由Teledyne e2v Semiconductors生产的EV12AQ60X-ADX-EVM评估板作为硬件平台。该平台集成了空间应用认证的高速四通道12位模数转换器（Analog-to-Digital Converter， ADC）EV12AQ600和高性能现场可编程门阵列（Field-Programmable Gate Array， FPGA）Xilinx Kintex UltraScale XCKU085。关键技术方法包括：利用ADC的欠采样（Under-sampling）技术直接对射频（Radio Frequency， RF）信号进行数字化；采用ESIstream高速串行链路协议实现ADC与FPGA之间的高速数据传输；在FPGA上使用VHDL硬件描述语言实现数字波束成形（包含复数加权乘法与求和）、基于特殊采样频率（Fs= 4Fc， 其中Fc为中间频率）的简化复数下变频（无需乘法器，仅通过符号反转实现）以及64抽头的有限长单位冲激响应（Finite Impulse Response， FIR）低通滤波等核心模块。
研究结果主要体现在以下几个方面：
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硬件描述与平台验证： 研究详细描述了所使用的EV12AQ600 ADC的性能特征（如模拟等效带宽约5.5 GHz）和XCKU085 FPGA的资源构成（如DSP48E2切片）。通过ESIstream协议成功建立了ADC与FPGA的可靠通信链路，为后续算法实现奠定了基础。
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提出的DBF接收机架构与实现： 论文详细阐述了所提出的接收机架构（见图9）。数字波束成形器对四个ADC通道的信号进行复数权重乘加运算，仅消耗64个DSP切片。下变频模块因采样频率设置为中间频率（400 MHz）的四倍（1.6 GSps），简化了混频操作，无需DSP资源。FIR滤波器是资源消耗最大的模块，占用1358个DSP切片，但由于其仅处理波束成形后的单一通道，故资源消耗不随天线通道数增加而线性增长。
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资源利用率、功耗与处理时间分析： 与传统的DBF架构（先对每个通道进行DDC和滤波，再进行波束成形）相比，提出的新架构在Xilinx Kintex UltraScale XCKU085 FPGA上显示出显著优势。新架构总功耗为847 mA（仅FPGA部分），总处理延迟为55 ns（11个时钟周期）。在资源使用上，新架构大幅减少了查找表（Look-Up Table， LUT）、寄存器和可配置逻辑块（Configurable Logic Block， CLB）的使用量，更高效地利用了DSP切片，整体资源利用率更低。
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与标准架构实现的比较： 对比实验表明，传统架构需要更多的LUT、寄存器和CLB资源来实现相同的功能，并且其DSP切片的使用效率低于新架构。新架构在资源利用和功耗方面均优于传统架构，尤其在系统需要扩展更多输入通道时，其资源节约的优势将更加明显。
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可扩展性分析： 分析指出，该架构具有良好的可扩展性。增加天线通道数仅需线性增加波束成形阶段的资源（如16通道需256个DSP），而DDC和FIR滤波阶段的资源消耗保持不变。这为未来构建大规模星载相控阵系统提供了可行的技术路径。
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验证： 通过实验验证了设计的正确性。研究人员向系统输入了各种RF信号（如IQ调制信号、线性调频信号），并成功捕获了经过DBF和DDC链处理后的基带信号。结果（见图18）显示，新架构输出的信号与传统架构输出的信号特性一致，证明了新架构在保证性能的同时，实现了资源优化。
归纳研究结论和讨论部分，本研究成功设计并实现了一种针对空间应用优化的高效数字波束成形接收机FPGA架构。其核心贡献在于通过改变波束成形与下变频/滤波的操作顺序，显著降低了数字信号处理的资源开销和系统功耗。实验验证证明了该架构的正确性和高效性。这种设计不仅适用于当前的星载通信、遥感等系统，其模块化和可扩展的特性也使其易于适应未来更复杂的任务需求，例如支持自适应算法如最小方差无失真响应（Minimum Variance Distortionless Response， MVDR）波束成形等。该研究为在严格的功耗和资源约束下实现高性能星载数字波束成形系统提供了切实可行的解决方案，对推动空间通信技术的发展具有重要意义。
