摘要
数据在存储与处理单元之间的传输已成为神经网络计算中的主要成本。忆阻器交叉阵列通过将模型参数保留为电导状态，并在阵列内部执行并行乘累加运算来应对这一挑战。本综述考察了这一物理操作如何转化为数值格式、外围电路、神经网络映射、异构加速器、本地学习、编译与校准。已流片的芯片证明了可观的并行能力与更低的权重访问开销。然而，其实际性能同样受到利用率、数据转换、未支持的操作、编程开销以及器件离散性的强烈影响。代表性的异构系统将忆阻器阵列与静态随机存取存储器（SRAM）、数字逻辑及软件相结合，将每项任务分配给处理效率最高的资源。目前硬件证据对推理和有限自适应性最为充分，而持续监控、重新映射与恢复机制仍主要停留在运行时设计目标阶段。因此，仅凭峰值阵列效率不足以作为衡量标准；系统比较应基于实际测量的工作负载并明确界定系统边界。
