基于紧凑晶体管模型的低功耗CMOS模拟电路PSO设计方法：面向两级放大器最小功耗优化

《Journal of Low Power Electronics and Applications》：Compact Transistor Model-Based Low-Power CMOS Analog Circuit Design Methodology Using Particle Swarm Optimization

　　

本工作描述了一种基于紧凑晶体管模型的低功耗CMOS（complementary metal-oxide-semiconductor，互补金属氧化物半导体）模拟电路设计方法，该方法使用粒子群优化（particle swarm optimization, PSO）。所提出的方法用表示电路模块直流（direct current, DC）与交流（alternating current, AC）特性及性能的方程替代实际晶体管级电路。由此，优化引擎可直接使用这些方程寻找最优设计变量，包括晶体管尺寸（W, L）和工作条件（I_D, V_GS, V_DS）。采用这种方式，每个优化步骤均不需要电路仿真，从而显著缩短设计时间。为验证概念，研究人员使用CMOS 65 nm技术完成了满足直流增益、增益带宽积（gain-bandwidth product, GBW）、相位裕度（phase margin, PM）和压摆率（slew rate）要求且功耗最小的两级放大器实际设计；所提出的设计框架在功耗为45.39 μW时获得67.13 dB的直流增益、50.21 MHz的GBW、58.08°的PM和28.7 V/μs的压摆率，与常规PSO和并行PSO相比，优化时间分别减少16,000×和1198×。

研究人员针对CMOS（complementary metal-oxide-semiconductor，互补金属氧化物半导体）工艺持续缩小带来的集成电路（integrated circuit, IC）复杂度上升，以及模拟电路设计仍高度依赖人工、知识密集和耗时的问题展开研究。数字电路可从电子设计自动化（electronic design automation, EDA）工具获益，而模拟设计需在高度非线性、多维空间中权衡增益、带宽、相位裕度（phase margin, PM）、压摆率（slew rate, SR）和功耗。短沟道效应和严格功耗约束使晶体管进入中、弱反型区，传统平方律方程不准确。已有梯度/凸优化、进化算法和粒子群优化（particle swarm optimization, PSO）等，仿真型PSO精度高但每次粒子每迭代需SPICE仿真，设计时间常达数小时甚至数天；代理模型和机器学习可减仿真次数，但若优化循环仍调用商业仿真器，设计周期仍长。因此，研究人员提出一种将PSO引擎与电路仿真器完全分离的自动化框架，并用紧凑线性化晶体管模型直接评估电路性能。

关键技术方法概述（不超过250字）：研究人员为65 nm CMOS建立紧凑线性化晶体管模型，将饱和区I_D–V_DS特性用I_A、I_P、V_ov、R_{out_s}描述，并把I_A、V_ov、R_{out_s}表达为W、L、V_GS、V_SB的单变量曲线拟合乘积；用20个NMOS和20个PMOS数据点完成建模。随后用解析方程表示两级放大器DC/AC性能，构建13维设计变量和带惩罚项的成本函数，采用PSO搜索最小功耗解；最后用Cadence Spectra在65 nm工艺下验证，并评估PVT（process, voltage, temperature，工艺、电压、温度）工艺角。模型来源为标称BSIM（Berkeley Short-channel IGFET Model，伯克利短沟道IGFET模型）TT（typical-typical，典型-典型）角，无样本队列来源。

研究结果如下：

2. 紧凑晶体管电路模型（Compact Transistor Circuit Model）：通过观察饱和区远离三极管边界时I_D与V_DS近似线性，研究人员以I_A、I_P、V_ov、R_{out_s}构建模型，I_D=I_A+I_P。曲线拟合范围为V_DS>V_ov+50 mV；PMOS采用绝对值。模型参数用W、L、V_GS、V_SB单变量函数乘积表示。34种变量组合验证中，NMOS和PMOS的I_D中位误差分别为2.84%和1.31%，与使用5000数据训练的ANN（artificial neural network，人工神经网络）模型精度相当。g_m（transconductance，跨导）可由I_D对V_GS偏导求得。弱反型可扩展，V_ov约设为3V_T≈75 mV并增加V_DS子函数；方法可扩展至28 nm FinFET。

3. 基于所提晶体管模型的模拟电路表示（Proposed Transistor Model Based Analog Circuit Representation）：研究人员用方程替代晶体管级电路，在共源（common source, CS）放大器示例中，每个晶体管由I_D、R_out、g_m等方程表示，DC增益和GBW等性能也写成解析式。只要电路工作在强/中反型，且增益、带宽、噪声、总谐波失真（total harmonic distortion, THD）等可解析表达为g_m和R_out，即可用于不同拓扑。

4. PSO-Based Optimization

4.1 Proposed Optimization Flow：对比传统PSO与提出PSO流程，传统方法需在优化循环中电路仿真，提出方法使用方程，循环内无需仿真，只在最终验证。

4.2 Two-Stage Amplifier Circuit and Design Requirements：采用Miller补偿两级运放，要求Av≥50 dB、GBW≥50 MHz、PM≥55°、SR≥10 V/μs，负载电容C_L=1 pF；限制V_OV,i≥100 mV，保持饱和，并设定各管V_DS目标。设计空间为13维向量。

4.3 Minimum Power Design：成本函数归一化功耗并对性能违规施加λ=1000惩罚；PSO参数w从0.9降至0.4，c₁=c₂=2.0，r₁、r₂从U(0,1)采样。惩罚机制将无效区排除。

4.4 Design Optimization Results：在40个粒子下，功耗收敛曲线先近300 μW后降至45.39 μW；GBW和PM落在最小目标，Av 65.09 dB、SR 22.87 V/μs超过目标；C_C=0.23 pF，R_z用于消除右半平面零点，面积14.79 μm²。优化使g_m/I_D达12.48—17.08 V^?1，V_ov接近100 mV，关键器件宽度接近最小。

5. Comparison with Circuit Simulation Results：用65 nm CMOS和Cadence Spectra仿真优化设计，微调输入对、第二级、补偿电容与消零电阻。AC仿真得AV 67.13 dB、GBW 50.21 MHz、PM 58.08°，均超目标；瞬态SR 28.7 V/μs，满足要求。DC工作点比较显示核心I_D、V_GS预测接近目标，内部V_DS有差异，如M_3,4的V_GS从486 mV变为429 mV；所有晶体管处于饱和。仿真功耗46.03 μW，相对模型预测45.39 μW误差1.39%。在PVT工艺角评估中，除SS（slow-slow，慢-慢）角GBW略低于目标外，其他满足要求；未包括后布局寄生和器件失配。优化时间比较：传统PSO约44.44 h，并行PSO约3.33 h，提出PSO任何试验不超过10 s，减少16,000×和1198×。与ANN代理模型辅助GA（genetic algorithm，遗传算法）/DE（differential evolution，差分进化）相比，提出的晶体管模型创建约1 h每个NMOS/PMOS，模型可复用于不同拓扑，总设计时间可更短。

6. Conclusions：研究人员提出了一种利用PSO并由紧凑晶体管模型引导的低功耗CMOS模拟电路设计方法。

讨论部分总结：所提框架以紧凑线性化模型把电路性能解析化，无需在优化循环中调用SPICE，显著加速，且最终仿真与模型预测功耗误差小；局限是模型从标称BSIM TT角提取，未纳入后布局寄生与器件失配，PVT下SS角GBW略低。研究结论翻译：本工作提出了一种利用粒子群优化（PSO）并由紧凑晶体管模型引导的低功耗CMOS模拟电路设计方法。所提方法用表示电路模块DC、AC和整体性能特性的解析方程替代晶体管级电路。因此，优化引擎可直接评估这些方程以确定最优设计变量，包括晶体管尺寸和工作条件。通过消除优化步骤中的迭代电路仿真，该方法显著减少了总设计时间。为验证概念，研究人员在65 nm CMOS技术中设计了两级放大器，以满足直流增益、GBW、PM和压摆率特定目标，同时最小化功耗。所提框架成功优化了两级放大器设计，在最小功耗45.39 μW下获得67.13 dB直流增益、50.21 MHz GBW、58.08° PM和28.7 V/μs压摆率。最值得注意的是，与常规和并行仿真在环PSO方法相比，该方法分别实现了16,000×和1198×的巨大优化时间缩减。