一种基于65纳米CMOS工艺、采用瞬态电流增强技术实现增益增强型残差放大器的免校准12位100MS/s流水线型逐次逼近型模数转换器

《Microelectronics Journal》：A calibration-free 12-bit 100-MS/s pipelined-SAR ADC with a gain-boosted residue amplifier using transient-current boosting in 65-nm CMOS

　　

# 摘要

本文提出了一种基于65 nm CMOS工艺实现的免校准12位100 MS/s两级流水线逐次逼近寄存器（SAR）模数转换器（ADC）。该设计采用了一种8倍闭环残差放大器（RA），其中包含增益提升的折叠共源共栅第一级和电流复用反相器结构的第二级，以实现精确的残差放大。瞬态电流提升技术在初始大信号建立期间临时增大第二级的输出驱动能力，并在精细建立期间自动关闭。版图后仿真表明，对于0.4 V差分输出摆幅，该技术将建立时间的上界从4.5 ns缩短至3.5 ns，在5 ns的放大间隔内提供至少1.5 ns的余量，且无需增加标称静态电流。核心放大器实现了最低89.1 dB的模拟开环直流增益和最低1.94 GHz的模拟单位增益频率。2位级间冗余和非二进制第二级转换提供了对有界比较器判决错误和CDAC建立错误的容限，同时未采用级间增益或位权校准。在100 MS/s采样率下，原型在低频输入时实现67.45 dB的实测SNDR，在接近奈奎斯特频率时实现66.38 dB的SNDR，对应有效位数（ENOB）分别为10.91位和10.73位。ADC核心面积为0.175 mm2，总功耗为3.98 mW，对应的奈奎斯特Schreier品质因数（FoM）为167.4 dB。

# 引言

逐次逼近寄存器（SAR）ADC凭借其以数字电路为主的实现方式和较高的能效而备受关注[1]、[2]。然而，当同时要求高分辨率和高采样率时，单级SAR受限于顺序比较周期、电容式数字-模拟转换器（CDAC）建立以及比较器延迟。混合型流水线-SAR和流水线型SAR ADC通过将转换分布在多个级上，缓解了这些限制，从而将SAR的高效性与流水线的吞吐量相结合[3]、[4]、[5]、[6]。在这些架构中，第一级的残差必须被准确地传递到后续级；否则，级间误差将直接破坏数字输出并降低信噪失真比（SNDR）、有效位数（ENOB）和线性度。

因此，残差放大器（RA）是高分辨率流水线SAR ADC中的关键模块。有限的直流增益会产生系统性级间增益误差，不足的带宽会导致建立不完全，放大器非线性则引入与输入相关的残差误差。此外，还必须在各种工作条件下保持稳定的共模行为和足够的相位裕度。虽然数字冗余可以容纳有界的比较器判决错误和CDAC建立错误[7]，但它通常无法消除系统性或与输入相关的残差传递误差。当不采用级间增益校准时，这些要求尤为严苛。

近期的RA设计探索了多种电路级方法。基于反相器的开环和PVT鲁棒动态RA提供了高速和高能效[8]、[9]、[10]。浮置反相器放大器提供了高动态增益和功率效率[11]、[12]、[13]，而环形放大器、流水线型RA以及无补偿多级实现则提供了替代的速度-精度折中方案[14]、[15]、[16]。然而，取决于拓扑结构，精确的残差增益可能依赖于器件比例、时变跨导、死区或延迟控制、PVT稳定化或数字校准。

数字辅助可以放宽RA的固有精度要求。近期的流水线SAR ADC采用了片上位权校准[17]或级间增益误差整形[18]、[19]。当期望在不依赖大量数字校准的情况下实现精确的残差传递时，闭环RA仍然具有吸引力，因为其标称增益主要由电容比定义。近期的闭环实现包括基于反相器的RA[20]、免校准高增益两级RA[21]，以及将开环增益误差抵消路径嵌入闭环放大路径中的双路径RA[22]。然而，在短暂的残差放大间隔内同时实现高直流增益、快速大信号建立和低功耗仍然具有挑战性。

本文提出了一种基于65 nm CMOS工艺实现的免校准12位100 MS/s两级流水线SAR ADC。8倍闭环RA结合了增益提升的折叠共源共栅第一级和电流复用反相器结构的第二级，以提供高直流增益和高效的负载驱动能力。瞬态电流提升技术在初始大信号建立期间临时增大第二级的输出驱动能力，并在精细建立期间自动关闭。版图后仿真表明，对于0.4 V差分输出摆幅，该技术将建立时间的上界从4.5 ns缩短至3.5 ns，在5 ns的放大间隔内提供至少1.5 ns的余量，且无需增加标称静态电流。核心放大器实现了最低89.1 dB的模拟开环直流增益和最低1.94 GHz的模拟单位增益频率。2位级间冗余和非二进制第二级转换提供了对有界比较器判决错误和CDAC建立错误的容限，同时未采用级间增益或位权校准。在100 MS/s采样率下，原型在低频和接近奈奎斯特频率输入时分别实现了67.45 dB和66.38 dB的实测SNDR，对应ENOB分别为10.91位和10.73位。ADC核心面积为0.175 mm2，包含输入和参考缓冲器的总功耗为3.98 mW，对应的奈奎斯特Schreier FoM为167.4 dB。

# 节选片段

## 架构与时序

该ADC采用6+8位两级流水线SAR架构，具有2位级间冗余，如图1所示。SAR1执行6位粗量化，并通过其CDAC产生差分残差。该残差通过增益幅度为$G_{RA}$=8的闭环RA传递至SAR2。由于RA是反相的，其差分输出交叉连接到SAR2的输入端，从而在精细量化前恢复残差极性。SAR2执行十……

## 架构与闭环操作

由于不采用级间增益校准，RA必须同时满足所提出ADC的残差增益精度和建立要求。在100 MS/s采样率下，采样周期为10 ns。由于$\phi_S$和$\phi_A$在图2中占据互补的半周期相位，标称残差放大窗口约为5 ns。在此间隔内，RA必须提供增益幅度为$G_{RA}$=8的反相闭环传输，并在SAR2采样电容处完成放大残差的建立……

## 测量结果

ADC原型采用65 nm CMOS工艺制造。图14展示了芯片显微照片。核心面积约为500 μm × 350 μm，对应面积为0.175 mm2。第一级和第二级SAR ADC分别位于核心的下部和上部。RA位于两个SAR级之间以缩短模拟残差路径，而DEC逻辑和时钟发生器占据相邻的中间区域。输入和参考缓冲器放置在下方和……

# 结论

本文提出了一种免校准12位100 MS/s两级流水线SAR ADC。该ADC集成了6位第一级SAR ADC、8倍闭环残差放大器和具有2位级间冗余的8位非二进制第二级SAR ADC。残差放大器采用增益提升的折叠共源共栅第一级和电流复用反相器结构的第二级，实现了最低89.1 dB的模拟开环直流增益和最低1.94 GHz的模拟单位增益频率。未采用任何级间增益或……

# 利益冲突声明

作者声明，他们没有任何已知的财务利益或个人关系可能影响本文所报告的工作。

# 致谢

本工作部分由国家重点研发计划—移动信息网络项目（资助号2025ZD1303000）、江苏省重大科技项目（资助号BG2024006）、紫金山实验室项目（资助号ZL032401）、国家自然科学基金（资助号62401136）以及江苏省自然科学基金（资助号BK20241290）资助。

Ju Peijuan | Wu Qisong | Zhao Dixian
东南大学信息科学与工程学院，国家移动通信研究中心，南京，210096，中国