采用顶尖阈值电压优化技术的 3D 硅/IGZO 混合电路性能提升

《IEEE Transactions on Electron Devices》：Performance Improvement of 3-D Si/IGZO Hybrid Circuits With Top-Tier Threshold Voltage Optimization Technology

　　## 摘要：对紧凑型和高能效人工智能（AI）边缘计算硬件日益增长的需求，迫切需要对硅（Si）和氧化物半导体（IGZO）器件进行先进的三维（3-D）异质集成。然而，在底层硅晶体管与顶层铟镓锌氧化物（IGZO）薄膜晶体管（TFT）之间实现精确的阈值电压（V_th）匹配仍然是一项挑战。本文提出了一种退火驱动的顶层V_th优化技术，该技术可在层间金属互连形成之后调节顶层IGZO晶体管的电学特性，实现层间V_th差异低于0.1 V，从而与底层Si器件实现无缝单片式3-D集成。与采用传统技术制作的其他异质混合电路相比，所提出的方法显著提升了各种3-D Si/IGZO混合电路的性能，如反相器（INV）增益、环形振荡器（RO）频率和静态随机存取存储器（SRAM）噪声裕度。此外，该退火驱动工艺提供了一种低成本且灵活的制造后方法，用于调节顶层IGZO器件的V_th，这对于Si/IGZO异质单片式3-D集成中的工艺窗口优化可能非常有用。---## I. 引言随着人工智能（AI）驱动的边缘计算的快速发展，对兼具高集成密度和高能效的集成电路的需求不断攀升。随着摩尔定律逼近其物理极限，单片式三维（M3D）集成作为一种有效延长性能缩放的策略应运而生 [1], [2], [3]。此外，异质单片式三维（H-M3D）通过垂直堆叠不同的材料、器件和功能，已成为实现高性能和高能效系统的有前景的途径，受到了广泛关注 [4], [5], [6], [7]。特别是，先进硅基晶体管（如全环绕栅极（GAA）器件）与新兴氧化物半导体（如铟镓锌氧化物（IGZO）薄膜晶体管（TFTs））的集成，为多功能系统设计提供了巨大潜力。IGZO TFTs具有极低的关态漏电流，并且与低温工艺兼容，这使得它们能够与高性能硅晶体管共同集成。这种异质组合使得在紧凑的单片结构中实现逻辑、存储和传感模块成为可能，从而为高能效和高集成的电子系统创造了新的机遇 [8], [9], [10], [11], [12], [13], [14], [15]。然而，Si器件层与IGZO器件层之间经常出现阈值电压（V_th）不匹配，这主要是由于材料特性、制造工艺和界面条件方面的差异造成的 [16], [17], [18], [19], [20], [21], [22]。这种不匹配可能导致混合电路的性能显著下降。