一种用于基于网格的I/O小芯片的带宽均衡自适应技术

《ACM Transactions on Architecture and Code Optimization》：A Bandwidth-Balanced Adaptive Technique for Mesh-Based I/O Chiplets

　　

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随着半导体行业迅速采用基于芯粒（chiplet）的架构以满足 AI 驱动的高性能计算需求，灵活且可扩展的输入/输出芯片（IOD）芯粒为解决 AI 内存墙提供了一个有前景的路径。然而，为了实现跨产品的灵活性和重用性，这些 IOD 芯粒的设计要求所有内存控制器和芯片间接口采用固定的外围放置方式，这造成了独特且尚未充分探索的挑战。这种刚性布局导致基于网格的片上网络（NoC）中出现严重且不均匀的拥塞，未能充分利用其完整的截面带宽，并形成了一个关键的系统级性能瓶颈。为了解决这个问题，我们提出了带宽平衡自适应技术（BBAT），该技术利用从测量拥塞中在线更新的概率路由提示，使流量在网格路径上多样化。与以往的自适应技术不同，BBAT 的核心创新是一种反馈机制，它利用了现有的高性能缓存一致性事务协议，消除了对自定义信号的需求。为了动态适应变化的流量模式，我们的技术采用了简单、低开销的硬件逻辑，处理从整个芯粒收集的传统和新型拥塞指标——这是一种在保证能效的同时针对高性能进行优化的设计。我们使用周期精确模拟器，在两种不同的芯粒拓扑结构上进行了广泛的评估——一种模仿商业非对称 IOD，另一种采用统一的接口布局。结果表明，在合成流量中，我们的技术相比维序路由（DOR）基线实现了高达 2.6 倍的峰值性能提升，并且在严重拥塞的合成模式下，比以往的拥塞感知自适应方法高出多达 14%。在两种拓扑结构上评估的各种合成流量模式的实际组合中，BBAT consistently 实现了相对于确定性 DOR 基线 1.1 至 1.8 倍的加速。至关重要的是，在内存受限的 SPEC CPU2017 工作负载上，它相比 DOR 实现了 1.2 至 1.7 倍的加速，吞吐量比现有自适应技术高出 7-10%，展现了高性能芯粒架构中有效的负载均衡和强大的拥塞响应能力，同时仅增加了总 NoC 面积的 5.4%。

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