以读为中心的设计技术协同优化视角下IGZO FeFET在三维异构人工智能存储中的可行性评估

《IEEE Journal on Exploratory Solid-State Computational Devices and Circuits》:DTCO of NOR-Type IGZO FeFETs for 3D Heterogeneous AI Memories: A Read-Centric Perspective

【字体: 大 中 小 】 时间:2026年10月10日 来源:IEEE Journal on Exploratory Solid-State Computational Devices and Circuits 3.1

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   摘要:得益于耐久性方面的最新进展,InGaZnO (IGZO) 沟道铁电场效应晶体管 (FeFET) 引起了广泛关注,为其在阅读主导的人工智能存储层级中开辟了应用空间。本工作从以读为中心的设计技术协同优化 (DTCO) 角度,评估了 NOR 型 IGZO FeFET 在三维

  

摘要:

得益于耐久性方面的最新进展,InGaZnO (IGZO) 沟道铁电场效应晶体管 (FeFET) 引起了广泛关注,为其在阅读主导的人工智能存储层级中开辟了应用空间。本工作从以读为中心的设计技术协同优化 (DTCO) 角度,评估了 NOR 型 IGZO FeFET 在三维异构人工智能存储中的可行性,涵盖了片上后端制程 (BEOL) RAM 和混合键合存储小芯片,以及片外、单片集成的三维 FeNOR 存储级内存 (SCM)。对于片上 BEOL RAM 和存储小芯片,我们展示了 IGZO FeFET 的跨节点存储单元面积可扩展性,能够在 7 纳米规则下实现低至 10-? 的 SRAM 等效单元面积(约 0.016 μm2 ) ),同时保持低于 5 纳秒的随机访问延迟——尽管面临可写性方面的挑战。我们进一步指出了 NOR FeFET 阵列中由负编程状态阈值电压 (Vt) 相关的泄漏电流引起的感测裕度损失,这需要正阈值电压 (Vt) 工程来消除不需要的负电压读取抑制——例如,通过减薄铁电层来实现。最后但同样重要的是,我们阐明了三维 FeNOR 存储级内存读取裕度的影响,其中三维堆叠密度受到相邻通道分流引起的额外泄漏电流的限制。
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