一种用于降低处理器时钟功耗的边缘时钟架构

《IEEE Journal of Solid-State Circuits》：A Clock-Edge Architecture for Processor Clock-Power Reduction

　　

摘要：

时钟边沿架构（CEA）由自适应时钟占空比控制器（DCC）、双边沿触发（DET）触发器（FF）和DET时钟门控电路（CGC）组成，使得处理器能够在时钟频率减半的情况下（F …CLK），从而显著降低了时钟功耗。作为CEA的基本要求，DCC能够减轻时钟占空比失真（DCD），以最大化性能。DET触发器具备复位和可测试设计（DFT）功能，具有较低的时钟功耗，并且其时序与单边沿触发（SET）触发器相似。DET时钟门控电路减少了时钟分配和触发器中的不必要的时钟切换，同时将CGC引起的周期间时钟DCD降至最低。一块2纳米的测试芯片集成了工业级神经处理单元（NPU）的矩阵乘法单元（MXU）的CNV和CEA两种版本，以便直接比较它们的性能和功耗。从不同供电电压（V …DD）和F_CLK工作条件下的测量结果来看，与ISO吞吐量（TP）下的CNV MXU相比，CEA MXU的时钟功耗降低了约39%–40%，总动态功耗降低了约7%–15%（具体取决于工作负载）。