本期《IEEE VLSI系统汇刊》（IEEE TVLSI）特别专题汇集了来自2025年7月6日至9日在希腊卡拉马塔举行的IEEE计算机协会VLSI年会（ISVLSI）的优秀论文。1ISVLSI为学术界和工业界的 researchers、工程师以及从业者提供了一个交流平台，共同探讨VLSI设计的各个方面，包括电路与系统、硬件安全、新兴计算范式以及后CMOS技术。本次年会的跨学科特性是其核心亮点；在2025年的会议上，我们特别推出了关于量子计算、类脑系统、安全硬件以及人工智能（AI）驱动的设计方法的专题讨论，同时还邀请了该领域顶尖专家进行了精彩的教程和主题演讲。
ISVLSI 2025的论文征集经过严格且包容的评审流程。我们收到了来自38个国家96所大学的274篇投稿，其中57篇高质量文章被选入主论坛进行展示，录取率为37%。总共有160篇论文在ISVLSI 2025的主论坛、专题会议和研讨会中进行了展示。评审工作得到了优秀评审专家和项目委员会成员的支持，他们的专业意见对于确保会议内容兼具科学严谨性和时效性至关重要。
本专题的目的是提供VLSI相关领域当前研究与开发的深入见解。所收录的五篇文章均来自2025年的年会，这些文章根据其技术水平和原创性精心挑选，旨在涵盖年会的多个主题。
每篇文章都经过至少一轮修订，每轮至少有三位评审专家参与。评审标准与IEEE TVLSI常规投稿相同，确保了评估过程的严谨性和高质量。这五篇文章共同展现了现代VLSI的跨学科特征，并说明了电路、计算机辅助设计（CAD）、现场可编程门阵列（FPGA）架构、AI硬件以及新兴技术如何推动该领域的发展，将VLSI技术应用于先进纳米技术、后CMOS技术、内存计算和类脑计算等新领域。
本期专题的文章
本文《针对ECDSA硬件加速器的Karatsuba乘法器的搜索空间高效优化》提出了一种高效的搜索空间优化方法，适用于椭圆曲线数字签名算法（ECDSA）的硬件加速器。其主要创新在于整合了多种快速收敛的多目标优化算法——包括非支配排序遗传算法III（NSGA-III）、自适应几何估计多目标进化算法II（AGE-MOEA2）、参考向量引导的进化算法（RVEA）和模拟退火算法——以自动确定FPGA和专用集成电路（ASIC）实现中的帕累托最优乘法器结构。与传统固定分解方法不同，该框架能够同时优化面积、延迟和面积-延迟乘积，并显著缩短优化时间。
本文《利用功率侧信道攻击重构基于MAGIC逻辑内存的布尔函数》介绍了一种针对基于忆阻器的MAGIC逻辑内存架构的新型安全攻击方法，该方法利用功率侧信道泄露来恢复受保护硬件的布尔功能。其中的关键创新是EXAMINER算法，它利用MAGIC电路的结构特性迭代恢复门级网表，同时大幅减少所需侧信道测量的次数。此外，文章还提出了一种借助硬件木马提升信号可观测性的机制。
本文《高精度混合CMOS/MTJ带隙参考电路：改进的温度系数和减少的面积》提出了一种采用磁隧道结（MTJ）的混合CMOS带隙参考（HBGR）电路，通过用MTJ器件替换部分电阻器来提高温度补偿性能并减小芯片面积。后布局仿真显示，该电路在保持参考电压的同时显著减少了布局面积，体现了MTJ集成在紧凑型高精度电压参考电路中的潜力。
本文《针对CRYSTALS-Dilithium算法的稀疏感知硬件加速：利用多项式结构的稀疏性》提出了一种针对CRYSTALS-Dilithium（ML-DSA）算法的FPGA加速器，该加速器利用Dilithium多项式的稀疏性和三元结构显著降低硬件成本。其主要创新在于采用了混合稀疏/密集架构，用无需DSP的稀疏数据路径替代了依赖DSP的数论变换（NTT）计算，从而降低了多项式的计算复杂度，同时保持与标准Dilithium流程的兼容性。
本文《HEADS：多租户多FPGA边缘系统的精度与延迟协同优化》提出了HEADS框架，用于异构多FPGA边缘系统，在FPGA资源限制下同时优化推理精度和应用延迟。其创新之处在于将多租户加速器配置视为一个受限优化问题，为每项工作负载选择最合适的加速器类型，同时平衡并行性和模型精度。与传统仅关注吞吐量或精度的方法不同，HEADS明确考虑了这些目标之间的权衡，以提升系统整体效率。
致谢
特刊编辑团队衷心感谢所有为本期专题做出贡献的人士。我们特别感谢作者们的高质量投稿以及评审专家们的细致评估。同时也要感谢编辑团队在整个出版过程中的支持和帮助。我们希望这期专题能成为VLSI社区的宝贵资源，激发更多相关研究和创新。
