《Integration》：Design and Analysis of a 12T Read-Decoupled SRAM Cell Using Schmitt-Trigger for Low Power Applications
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•基于施密特触发器的读分离12T SRAM提高了读取稳定性。•反馈切断和传输门写入路径增强了低压工作下的可写性。•单位线架构显著降低了动态功耗和待机泄漏电流。•位交织方案确保了半选择无干扰操作。•在180纳米CMOS中可靠工作至0.82V，具有改进的SNM和延迟指标引言在当今
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基于施密特触发器的读分离12T SRAM提高了读取稳定性。
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反馈切断和传输门写入路径增强了低压工作下的可写性。
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单位线架构显著降低了动态功耗和待机泄漏电流。
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位交织方案确保了半选择无干扰操作。
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在180纳米CMOS中可靠工作至0.82V，具有改进的SNM和延迟指标
引言
在当今时代，对高速和能效通信系统的需求日益增加。这些现代高性能系统为数据中心、云计算、移动设备和不断增长的物联网生态系统奠定了基础[1]。由于低功耗便携电子设备（如可穿戴设备、智能传感器和电池供电设备）的普及，更长的电池续航时间和可持续性能变得必不可少[2]。随着我们迈入未来，研究人员正专注于超大规模集成电路技术的进步，以在材料、器件、电路和系统方面实现改进的设计[3]、[4]、[5]。
静态随机存取存储器长期以来一直被用于数字系统中，因为它可以快速存储数据并在访问时几乎立即响应[6]。许多现代处理器和通信系统的性能在很大程度上取决于SRAM在速度、功耗和稳定性方面的表现。然而，随着器件尺寸缩小到纳米级别，在保持SRAM单元稳定的同时以低功耗运行变得越来越困难[7]。虽然SRAM仍然是缓存单元、嵌入式控制器、图形硬件和物联网节点的首选选择，但在降低的供电电压下运行通常会带来问题。降低供电电压虽然可以减少功耗，但也会导致更高的泄漏电流、更弱的稳定性和更慢的读写操作[8]。在缩微技术中，这些困难变得更加明显，因为迁移率下降，阈值电压变化也更加频繁[9]。SRAM阵列通常占据片上系统的大部分面积。即使单元设计有微小的改进，也能对芯片的整体能耗产生明显的影响。对于低功耗和快速响应的应用，即使电压被压低，存储器也必须保持稳定。传统的6T和8T单元虽然被广泛使用，但在电压缩微时仍然存在短沟道效应、泄漏和低噪声裕度等问题。降低供电电压可以降低功耗，但它也增加了SRAM单元对工艺变化的敏感性，使单元更容易受到故障的影响[10]。随着每一代新技术的出现，阈值电压降低，栅氧化层变薄，这使得维持可靠的SRAM行为变得更加困难[11]。因此，对替代SRAM结构的需求日益增长，这些结构即使在激进的深度缩微CMOS技术中也能可靠高效地工作[12]、[13]。
为满足低功耗、高速、改进的稳定性以及不同技术节点和应用领域可扩展性的日益增长的需求，各种SRAM单元架构应运而生。Jayanthi等人[14]提出了一种用于物联网应用的11T CNTFET SRAM，具有高速和低泄漏功耗，但CNTFET复杂的制造工艺带来了显著的制造困难。Arunima Tripathi等人[15]开发了一种具有改进紧凑性和工艺变化容忍度的7T CMOS SRAM，但与差分设计相比，其写入延迟略有增加。Atharv Sharma等人[16]证明，他们的11T FinFET SRAM减少了泄漏功耗，几乎使写入速度翻倍；然而，设计复杂性和增加的版图面积带来了集成挑战。Erfan Abbasian等人[17]介绍了一种适合可穿戴设备的10T FinFET SRAM，具有低压和高稳定性，但带来了面积开销和略低的保持稳定性。Sargunam Thirugnanam等人[18]将数据感知读写辅助技术集成到11T SRAM中，提供了强大的稳定性和抗变化能力，同时增加了控制复杂性。Ashish Sachdeva等人[19]创建了一种电荷增强的11T SRAM，对辐射引起的软错误具有鲁棒性，适用于航空航天应用，尽管在增强过程中需要更多的面积和功耗。Srijani Pal等人[20]利用功率门控在11T SRAM设计中将功耗降低了约33%，并将读取稳定性提高了50%，但额外的门控控制可能会在频繁访问时降低效率。Manoj Kumar R.等人[21]实现了在工艺变化下11T SRAM的改进写入稳定性和延迟降低，尽管晶体管数量和面积有所增加。最后，S. Rooban等人[22]提出了一种采用施密特触发器和负辅助方法的9T SRAM，提供了高达73%的写入功耗降低和高读取稳定性，尽管这牺牲了面积开销和复杂的阈值电压控制。
在本工作中，提出了一种稳定性和功耗增强的12T SRAM单元。在设计中，读写操作使用单位线，这有助于最大限度地降低整体功耗。所提出的12T SRAM单元在一个统一的架构中集成了施密特触发器辅助的读取路径、反馈切断的写入机制和基于传输门的写入路径，以同时提高稳定性、可写性和低功耗操作。引入了一种与施密特触发器反相器集成的改进读取路径，以消除读干扰问题并提高读取静态噪声裕度。为了加强写入操作，在单元核心中嵌入了一个反馈切断NMOS晶体管，从而获得更高的写入静态噪声裕度。所提出的架构还支持位交织配置，通过物理分离相邻的逻辑位来降低多位翻转的可能性，同时节点隔离提高了对瞬态干扰的容忍度。此外，写入路径中使用传输门来提高可写性，而不影响读取过程。除了传统的稳定性和功耗分析之外，还进行了辐射引起的粒子撞击模拟和温度变化分析，以进一步评估所提出单元的可靠性和鲁棒性。本文的组织如下：第2节讨论所提出的12T SRAM单元设计及其操作；第3节讨论仿真结果；第4节提供结论。
各节摘要
所提出的12T SRAM单元
所提出的12T SRAM单元的示意图采用180nm技术实现，其沟道宽长比信息如图1所示。所提出的SRAM单元架构包含两个主要的反相器组，第一个是由晶体管MNL1、MNL2、MPL组成的带有堆叠NMOS晶体管的传统反相器，第二个是施密特触发器反相器（MNR1、MNR2、MNR3和MPR）。这些反相器共同维持稳定和可靠的数据存储。
仿真结果与讨论
本部分展示了通过仿真获得的结果及其相应的讨论。
结论
本文提出了一种旨在增强现代VLSI存储系统稳定性、噪声免疫力和能效性能的12T SRAM单元架构。所提出的12T SRAM单元在一个统一的架构中集成了施密特触发器辅助的读取路径、反馈切断的写入机制和基于传输门的写入路径，以提高读取稳定性、写入能力和整体可靠性。这种架构改进显著增强了读取静态噪声裕度和写入静态噪声裕度，降低了读取
可持续发展目标一致性声明
本工作通过帮助降低存储器电路的能耗，支持更高效、更持久电子系统，为可持续发展目标7做出了贡献。它还涉及可持续发展目标9，因为它促进了半导体设计的持续改进，以支持更强大、更可持续的技术基础设施。
数据可用性声明
作者声明，支持本研究结果的数据可在论文中找到。
利益冲突/竞争性利益
作者特此声明，他们之间不存在利益冲突。
竞争性利益声明
? 作者声明他们没有已知的竞争性财务利益或个人关系可能会影响本文所报告的工作。
致谢
本研究基于印度电子和信息技术部在超大规模集成电路研究实验室的支持，该研究是马丹·莫汉·马拉维亚科技大学电子与计算机工程系的C2S项目（EE-9/2/2021-R&D-E）支持的工作。
Aman Sharma|Saurabh Kumar|Shweta Yadav|R.K. Chauhan|Alok Kumar Shukla
