面向片上网络系统的自适应拥塞感知图神经网络路由框架及混合微码事件驱动控制

《Scientific Reports》：An adaptive congestion-aware graph neural routing framework with hybrid microcoded event-driven control for network-on-chip systems

　　

摘要

片上网络（NoC）架构已成为多核处理器、人工智能加速器、边缘计算平台和高性能嵌入式系统的基础通信骨干。然而，在大规模NoC中实现高效的数据包路由仍然面临挑战，这主要是由于动态流量变化、拥塞传播、有限的全局网络可见性以及严格的硬件约束。传统的确定性路由算法和启发式路由算法在非均匀流量条件下适应性降低，而现有的基于深度强化学习（DRL）的路由器主要依赖局部状态表示和有限状态机（FSM）控制器，限制了其可扩展性、拓扑感知能力和硬件可部署性。为解决这些局限性，本文提出了一种面向片上网络系统的自适应拥塞感知图神经路由框架，并采用混合微码事件驱动控制。所提出的框架集成了三个互补组件：(i) 自适应拥塞感知图神经网络（ACA-GNN）编码器，通过拥塞感知的消息传播捕获局部和多跳拥塞依赖，生成紧凑的拓扑感知嵌入；(ii) 量化深度强化学习（DRL）智能体，利用紧凑的图嵌入进行低延迟自适应路由决策；(iii) 混合微码事件驱动控制器（H-μEDC），以可编程事件触发微例程取代传统基于有限状态机的控制，确保确定性路由执行。所提出的架构在Xilinx Zynq-7000 FPGA上实现，并通过BookSim2周期精确仿真、Orion 3.0功耗建模、合成流量模式以及PARSEC/Rodinia基准工作负载进行评估。实验结果表明，与最先进的启发式和基于机器学习的路由方法相比，数据包延迟降低高达48%，每flit能耗降低31%。硬件实现仅需1.2%的查找表（LUTs）、1.4%的触发器、三个DSP模块、一个块存储器（BRAM），功耗为0.556 W，同时利用缓存的ACA-GNN嵌入实现确定性的单周期路由决策。这些结果表明，所提出的ACA-GNN-HμEDC框架有效地结合了拓扑感知路由智能、拥塞适应性、硬件效率和可扩展性，是下一代多核片上网络系统的实用解决方案。