《Sensors International》：High-speed FPGA-based data acquisition architecture for pushbroom imaging sensors in LEO satellite systems
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研究人员面向低地球轨道（LEO）卫星系统中的推扫式成像传感器提出了一种基于现场可编程门阵列（FPGA）的高速数据采集架构。该双bank（dual-bank）FPGA架构集成了锁相环（PLL）重定时与14位串行输入并行输出（SIPO）重建功能。物理中分辨率成像仪
研究人员面向低地球轨道（LEO）卫星系统中的推扫式成像传感器提出了一种基于现场可编程门阵列（FPGA）的高速数据采集架构。该双bank（dual-bank）FPGA架构集成了锁相环（PLL）重定时与14位串行输入并行输出（SIPO）重建功能。物理中分辨率成像仪（MRI）传感器测试采用了代表500 km轨道高度的地面时序参数。计算得到的MRI聚合载荷需求在440.21 Hz线频率下达到178.282 Mbps。非仪表化设计仅使用543个逻辑单元、413个寄存器和两个PLL。Signal Tap捕获结果显示平均像素周期为151.520 ns，并且在29,904位中仅出现一次不匹配。
遥感卫星在环境监测、灾害响应、区域绘图和资源管理中发挥关键作用。中分辨率成像仪（Medium Resolution Imager，MRI）传感器搭载于低地球轨道（Low Earth Orbit，LEO）卫星NEO-1上，每天产生超过80 GB的成像数据，要求系统具备接近200 Mbps的数据采集和传输能力。然而，现有FPGA（Field-Programmable Gate Array，现场可编程门阵列）采集系统普遍存在时钟同步不稳定、帧完整性退化、数据传输效率低下等问题；许多研究仅依赖仿真验证，缺少物理传感器的硬件验证；部分设计未执行显式启动-结束模式验证，或难以达到MRI传感器工作速率。因此，研究人员旨在结合锁相环（Phase-Locked Loop，PLL）时钟生成、低压差分信号（Low-Voltage Differential Signaling，LVDS）恢复和串行-并行转换技术，为资源受限的LEO平台开发一套经过硬件验证的双bank推扫式成像数据采集架构。
研究人员提出了基于Cyclone IV E FPGA的双bank高速数据采集架构，为NEO-1 MRI服务。架构使用两个独立PLL将两个66 MHz源同步时钟倍频至264 MHz重定时时钟，通过串行化同步模式评估和串行输入并行输出（Serial-In-Parallel-Out，SIPO）重建14位像素数据。地面实验以物理MRI传感器和代表500 km轨道场景的时序参数（66 MHz传感器时钟、149,857周期帧、440.21 Hz线频率）进行。结果显示，非仪表化设计使用543个逻辑单元和413个寄存器（约2%资源），功耗估计234.18 mW；静态时序分析通过，Signal Tap捕获显示平均像素周期151.520 ns，29,904位中仅1位不匹配。该架构满足NEO-1 MRI的178.282 Mbps计算聚合载荷需求，为LEO卫星推扫式成像提供了系统级集成和硬件验证框架。论文发表于《Sensors International》。
研究人员采用的主要关键技术方法包括：以DE0-Nano开发板（Cyclone IV E EP4CE22F17C6 FPGA）为实现平台，物理MRI传感器及代表500 km轨道场景的地面测试时序作为数据来源；利用FIN1032接收器将LVDS时钟和数据转为单端信号，FIN1019处理触发信号；在FPGA内部使用altpll0和altpll1两个PLL模块将输入时钟4倍频至264 MHz，实现各bank本地重定时；CompHalf模块以20位移位寄存器评估串行化同步签名，SIPO_OddEven模块将8路奇数/偶数串行通道重建为4路14位光谱输出；内部计数器配置活动（144,609周期）、空闲（5,248周期）和总帧周期（149,857周期）。验证采用ModelSim功能仿真、Signal Tap硬件级捕获、Quartus II定时分析和PowerPlay功耗估计。
研究结果包括以下方面。
3.1 活动与空闲周期：通过帧结构配置分析，研究人员确定了活动区间144,609周期（2.191 ms）和空闲区间5,248周期（79.52 μs），总周期149,857周期（2.271 ms），活动占96.5%，满足推扫式连续像素采集需求。
3.2 时序分析：基于配置和物理观测，七项时序参数与配置一致，触发器低电平活动窗口、数据启动延迟、活动间隔和空闲间隔均与预期相符，证明配置时序正确实现。
3.3 数据验证：Signal Tap捕获显示TEST_D重建流与DRAM_DQ下游缓冲路径在稳定计数序列中一致，启动边界附近存在单采样过渡现象，但未影响整体重建一致性。
3.4 帧时间与聚合载荷：FPGA帧周期为2.270561 ms，与任务参考周期（2.271643 ms）相差0.048%；计算得到178.282 Mbps聚合载荷需求（14位字长、14,464字、440.21 Hz线频率、双bank）。
3.5 时钟稳定性：示波器测得输入时钟66.12 MHz（高于标称0.182%），Signal Tap捕获在3.788 ns采样间隔内未检测到像素周期变化。
3.6 资源利用与时序收敛：非仪表化设计使用543个逻辑单元、413个寄存器、2个PLL、0内存，占约2%逻辑资源；TimeQuest报告在66 MHz和264 MHz下所有约束域均获得正建立和保持裕量。
3.7 功耗：PowerPlay估计FPGA器件总热功耗234.18 mW，其中核心动态56.78 mW，核心静态87.55 mW，I/O 89.85 mW（仅FPGA器件）。
3.8 误码率、定时抖动和帧错误率：基于S1、S4、S5共138个像素间隔，平均周期151.520 ns，与理论值相差0.0033%；在29,904位比较中检出1位不匹配，对应点估计3.344×10
-5，95%置信上限1.894×10
-4；由于捕获窗口短于完整帧周期，未能建立统计有效帧错误率。
3.9 比较分析：与现有FPGA LVDS链路、CCD采集、帧同步等研究相比，本架构的主要区别是物理传感器验证、资源低占用和计算载荷速率报告；178.282 Mbps被解释为NEO-1 MRI接口的聚合需求，而非独立端到端物理层吞吐测量。
讨论部分总结了架构的贡献，指出其创新不在于单个PLL同步、模式检测或串并转换模块，而在于面向特定资源受限平台（Cyclone IV E）将这些模块整合为一套完整的采集流水线，并通过硬件评估验证。研究还讨论了与SpaceWire SerDes、SoC-FPGA等备选方案的关系，说明LVDS可编程逻辑方案适配MRI现有接口且避免更高成本平台。
研究结论（翻译原文结论部分）：本研究针对NEO-1中分辨率成像仪提出了一种高速FPGA数据采集架构。该架构结合了两个传感器bank的独立PLL重定时、串行化同步模式检测和通过LVDS接口接收的14位像素数据的SIPO重建。地面测试使用物理成像传感器，其时钟、触发、像素和行周期参数配置为代表500 km成像场景。在标称66 MHz传感器时钟下，实现的采集周期包含149,857个时钟周期，约2.271 ms。对于14位字长、14,464个发送字、440.21 Hz线频率和两条独立传感器bank链路，计算聚合载荷速率为178.282 Mbps。硬件特性分析显示，非仪表化实现使用543个逻辑元件（约占目标Cyclone IV E FPGA可用逻辑资源的2%）、413个寄存器、两个PLL，不使用嵌入式存储器或硬件乘法器。TimeQuest对所有约束的域内路径报告了正建立和保持裕量。PowerPlay估计总FPGA器件热功耗为234.18 mW。在五次独立Signal Tap捕获会话中，138个像素间隔的平均观测周期为151.520 ns，无超出3.788 ns采样间隔的变化；29,904位捕获观察中识别出1位不匹配，对应3.344×10
-5的捕获位失配率。这些观察支持在所评估的地面测试捕获窗口内数据序列的可重复时序和一致重建。评估范围仍有局限：178.282 Mbps值由MRI载荷参数计算得出，并非通过专用端到端物理层吞吐仪器测量；Signal Tap观察短于一个完整成像帧，因此未建立统计有效帧错误率、长期同步丢失率、缓冲溢出/欠速率或正式物理链路误比特率；3.788 ns采样分辨率以下的时序变化无法分辨；PLL抖动、相位噪声、锁定恢复行为和长期漂移未单独表征；轨道环境的辐射、热循环、真空和振动未在测试中施加。报告的结果应被视为地面实施结果。未来工作将把观测时长延长至多个完整成像帧，使用定义的测试序列建立统计有效的帧和位错误率，并开展端到端延迟与吞吐测量、缓冲监测、PLL锁定恢复测试、板级功耗测量以及采用宇航级FPGA平台的辐射缓解环境测试。
