内置电光（EO）均衡器实现低DSP 200G/λ低电压慢光硅调制器

《Nature Communications》：Reduced-DSP 200G/λ low-voltage slow-light silicon modulator enabled by built-in EO equalizer

　　

面向人工智能数据中心的多Tb/s光互连需要高速、高能效和紧凑型收发器。然而，传统硅马赫-曾德尔调制器（Mach–Zehnder modulator, MZM）从根本上受限于低调制效率和大物理尺寸，其尺寸通常扩展至数毫米，并且为实现每通道超过100 Gb/s的数据速率，需要高摆幅驱动器和功耗密集的数字信号处理（digital signal processing, DSP）。本文展示了一种硅光子晶体波导（photonic crystal waveguide, PCW）慢光调制器，其通过内置电光（electro-optic, EO）均衡器克服带宽-效率权衡。通过在分段慢光移相器中单片集成光延迟线和光交叉结构，研究人员合成了片上前馈响应，从而扩展3-dB带宽。所制备的调制器器件长度仅为320 μm，在采用与鳍式场效应晶体管（fin field-effect transistor, FinFET）互补金属氧化物半导体（complementary metal-oxide-semiconductor, CMOS）技术兼容的驱动电压时，实现了140 Gb/s开关键控（on-off keying, OOK）操作，能耗为26 fJ/bit。此外，四级脉冲幅度调制（four-level pulse amplitude modulation, PAM4）在无需DSP时达到180 Gb/s，在采用低复杂度11抽头数字均衡器时达到200 Gb/s。通过降低对耗电电子学器件的依赖，该策略为面向能量受限交换系统的未来密集多Tb/s共封装光学提供了潜在路径。

面向人工智能（AI）数据中心的多Tb/s（terabit per second）光互连需要大规模并行收发器，硅光子学被视为主要候选方案，但商用硅马赫-曾德尔调制器（MZM）在提升速度的同时降低功耗和占位仍面临挑战。其根源在于载流子耗尽型p-n掺杂移相器调制效率低，典型V_πL为2–5 V·cm，需要毫米级电极和高驱动电压；长电极带来严重射频传播损耗，并与RC时间常数和电光（EO）相位失配共同限制带宽至<50 GHz。现有先进收发器依赖独立高摆幅驱动器和近100抽头数字信号处理（DSP），功耗达瓦级。慢光移相器通过增强光-物质相互作用降低V_πL和器件长度，光子晶体波导（PCW）的n_g>20可将V_πL和长度降至约0.1 V·cm和100 μm，实现CMOS兼容低电压和低能耗；但以往 demonstrations 受RC时间常数瓶颈，f_3dB<40 GHz、OOK数据率64 Gb/s。光栅型慢光调制器虽带宽>100 GHz并实现200 Gbaud PAM4，但n_g较低导致V_πL约0.82 V·cm和数十伏V_π，依赖高功率驱动器和计算密集的神经网络DSP。内置EO均衡器可利用行波调制器中的信号延迟实现有限脉冲响应（FIR）滤波，从而无需DSP增强带宽；但硅MZM采用该方案需增加移相器长度或驱动电压，导致毫米级占位和5 V驱动，长p-n负载电极的频率相关射频损耗还会扭曲均衡器响应并阻碍PAM4。薄膜铌酸锂调制器结合EO均衡器可支持200 Gbaud多级调制，但厘米级移相器不利于大规模并行。将EO均衡器应用于慢光调制器则可从根本上突破传统带宽-效率权衡，因为高调制效率可消除占位和电压约束，并保证适用于多级调制的理想均衡特性。该研究发表于《Nature Communications》。研究人员提出并制备了集成内置EO均衡器的硅PCW调制器：将移相器分段，在段间插入共面传输线，并在最后一段前加入光延迟线和光交叉，以合成前馈响应补偿本征滚降、扩展f_3dB；在保持慢光优势的同时，实现了低DSP 200G/λ操作，为未来多Tb/s共封装光学（co-packaged optics, CPO）中降低对功耗DSP和驱动器的依赖提供了路径。

关键技术方法（不超过250字）：器件在300-mm绝缘体上硅（SOI）晶圆代工工艺中制造，工艺来自AIST Super Clean Room；设计采用FDTD（Lumerical FDTD）确定多模干涉耦合器、波导交叉和PCW等结构，载流子输运求解器（Lumerical CHARGE）优化p-n掺杂并提取RC时间常数，矩量法求解器（Keysight Momentum）设计电极，基于Verilog-A的器件模型在Keysight ADS中进行电路级EO频响和眼图仿真。小信号EO频响由矢量网络分析仪（VNA）和光波元件分析仪（LCA）测量；高速调制实验采用任意波形发生器（AWG）和采样示波器评估OOK/PAM4性能。

研究结果按原文小标题概括如下。

（1）EO均衡器概念（EO equalizer concept）：通过分段PCW调制器、段间共面传输线以及最后段前的光延迟线和光交叉，构建两抽头前馈均衡器（FFE），主抽头幅度为N?1、位于t=0，均衡抽头幅度为?1、位于t=?T_D；N和T_D分别独立设定均衡强度和峰值频率。计算表明，N=5、4、3时带宽可由未均衡的35 GHz提升至61 GHz、81 GHz和>100 GHz，N=3提供>9 dB高频均衡；N=4时T_D=6.8 ps获得最平坦EO响应，说明均衡峰可有效补偿调制器本征带宽限制，且设计可扩展至多抽头。

（2）调制器实现（Modulator implementation）：在300-mm SOI晶圆代工工艺中制备PCW调制器，总占位含电极仅0.4 mm²；主抽头有源长度180 μm，均衡器140 μm，含交叉和延迟线的总器件长度320 μm。PCW晶格常数404 nm、孔直径230 nm，n_g为20–70，测得V_πL为0.51–0.16 V·cm；采用中等p-n掺杂（N_A=9.5×10¹⁷ cm^?3，N_D=1.0×10¹⁸ cm^?3），慢光增强使短互作用长度下仅需数伏驱动。移相器分为50 μm段，段间插入470 μm共面电极，同时实现50 Ω阻抗匹配和EO相位匹配，将段内EO相位失配所致sinc滚降推至>100 GHz。测得N=3器件将3-dB带宽由35 GHz提高至80 GHz，N=4器件由23 GHz提高至55 GHz且响应更平坦；在工作波长范围内多数波长带宽>50 GHz，满足200-Gb/s PAM4的Nyquist criterion。

（3）低DSP 200G/λ操作（Reduced-DSP 200G/λ operation）：采用响应更平坦的N=4器件开展调制实验。无DSP的OOK在V_pp=1.3–0.7 V、V_DC=?2.5 V下测试，PAM4在V_pp=2.0–1.5 V下测试。无EO均衡器时TDEC在整个电压范围超过3 dB，约V_pp≈0.7 V时严重退化；有EO均衡器时，100 Gb/s、V_pp=0.8 V下TDEC低至1.8 dB，112 Gb/s、V_pp=0.7 V下为2.7 dB，此时驱动调制器所需能量对应43 fJ/bit。无DSP的PAM4在140 Gb/s时TDECQ由5.6 dB改善至1.5 dB，180 Gb/s时保持≤2.2 dB；200 Gb/s时TDECQ升至4.9 dB，但仍观察到清晰眼图。进一步在接收端采用低复杂度11抽头符号间隔FFE后，OOK在0.6 V低驱动下达到140 Gb/s，128 Gb/s和140 Gb/s时TDEC分别为1.5 dB和2.5 dB，对应比特能量26 fJ/bit；PAM4在200 Gb/s时TDECQ保持1.5 dB，对应比特能量63 fJ/bit，剩余TDECQ余量提示同条件可支持更高数据速率。

讨论部分指出，近期超过200 Gb/s的调制器仍依赖高驱动电压、长移相器和大量DSP；微环调制器（MRM）具有紧凑和低比特能量优势，但谐振工作需要波长控制。该研究表明，将内置EO均衡器与硅PCW慢光调制器集成可有效克服带宽-效率权衡并减少对DSP的依赖。慢光高调制效率对器件小型化至关重要，短互作用长度有利于抑制射频传播损耗，使集成均衡器保持适用于多级调制的理想均衡响应。与代表性硅调制器相比，该器件实现最小的V_πL和最低驱动电压，同时保持非谐振行为。实用CMOS驱动器主要受输出摆幅和电带宽约束；本200-Gb/s PAM4实验所需调制器输入V_pp=1.5 V、符号率100 Gbaud，可由采用cascode输出级的先进CMOS驱动器处理，带宽要求也与近期5-nm FinFET 106.25 Gbaud演示一致。当前器件插入损耗为11.7–15.5 dB，测量中由掺铒光纤放大器（EDFA）补偿，未来CPO需降低该损耗。架构可通过集成多个PCW调制器或采用lattice-shifted PCW扩展波长范围；后者已实现覆盖C波段的35 nm带宽，提示16–32通道集成和3.2–6.4 Tb/s总容量，32通道下0.4-mm²调制器对应总面积12.8 mm²，复用后整个发射机能耗预计仍低于数pJ/bit。

研究结论翻译：本文研究表明，将内置EO均衡器与硅PCW慢光调制器集成，可有效克服调制效率与工作带宽之间的权衡，同时降低对DSP的依赖；慢光的高调制效率对器件小型化至关重要，短互作用长度可抑制射频传播损耗，使集成均衡器保持适用于多级调制的理想均衡响应。研究人员成功演示了基于硅慢光调制器的无DSP 180-Gb/s PAM4操作，并确认器件在CMOS兼容驱动电压下实现26 fJ/bit能耗，且仅借助低复杂度电子辅助实现200 Gb/s PAM4。研究人员认为，该架构有望成为未来高密度数据中心共封装光学（CPO）的构建模块。