基于CLA-RCA混合配置的流水线无标度CORDIC高效硬件架构设计与实现

《Scientific Reports》：High-speed FPGA implementation of the CORDIC algorithm using carry lookahead adders

　　

摘要

本文提出了一种基于CORDIC（坐标旋转数字计算机）算法生成正弦和余弦值的高效硬件架构。该设计采用了与先行进位加法器（CLA）集成的流水线无标度CORDIC数据通路，以减小关键路径延迟，并相较于传统的行波进位加法器（RCA）实现提升了计算速度。为实现性能与硬件成本之间的最优平衡，本文引入了CLA–RCA混合配置，即在时序关键阶段中选择性使用CLA，而在非关键路径中保留RCA。此外，还采用了互斥微旋转技术来减少迭代次数并消除对标度因子补偿的需求，从而提高了效率。所提出的架构在FPGA和ASIC平台上进行了实现与综合，以验证其性能与可移植性。在Xilinx Artix-7上的FPGA实现确认了准确的正弦和余弦输出，功耗低至0.175W；而基于Yosys–OpenROAD流程在开源SkyWater 130 nm（Sky130）PDK上进行的单元库ASIC实现进一步表明，其核心面积为\(0.88 \textrm{mm}^{2}\)，可实现时钟频率为\(32 \textrm{MHz}\)，总功耗为\(10.2 \textrm{mW}\)，在所有签核角落下均成功实现时序收敛且无违例。