界面形成路径调控的ALD-Al2Ox/STO双层栅介质电学可靠性：机械组装抑制寄生界面导电

《Electron》：Engineering Interfacial Conduction in ALD-Al2Ox/STO Bilayer Dielectrics Toward Reliable Gate Dielectric Applications

　　

将具有互补性质的介电材料组合是克服高介电响应与抑制泄漏电流之间权衡的广泛策略。自支撑超薄SrTiO₃（FS-STO）因超高介电常数，在与大带隙Al₂O_x集成时是双层栅极叠层的有前景组分。然而，此类异质结构中名义绝缘介电层之间可形成电活性界面，在晶体管工作期间引入寄生导电和电学不稳定性。本工作中，研究人员系统研究介电-介电界面形成路径如何影响Al₂O_x/STO双层介电材料的电学行为。通过将Al₂O_x直接原子层沉积（ALD）到STO上形成的异质结构表现出限制在STO侧有限近界面深度的导电区域。闭环电学测量进一步揭示明显的偏压历史依赖电导，表明除任何静态界面载流子贡献外还涉及缓慢演化的界面电荷态。相反，机械组装的Al₂O_x/FS-STO叠层强烈抑制该导电响应，同时保持双层氧化物叠层预期的介电行为，其中Al₂O_x层提供有效泄漏抑制和改进的电学鲁棒性。包含5 nm Al₂O_x/40 u.c. FS-STO介电层的单层MoS₂场效应晶体管（FETs）表现出低至85 mV dec^?1的亚阈值摆幅（SS）和2.5×10¹²?4.8×10¹² cm^?2 eV^?1的有效界面陷阱密度（D_it），与基于单层介电材料的器件相当。这些结果确定界面形成路径是多层栅极介电材料的重要设计参数，并证明机械组装是抑制寄生界面导电的可控策略。

研究背景与问题：超高层κ介电材料因强静电控制有利于实现陡峭亚阈值摆幅（SS，晶体管开关陡峭度指标）和高开关比，对二维半导体尤为关键。钙钛矿SrTiO₃（STO）体单晶室温介电常数约300，远高于ALD-Al₂O_x和HfO₂/HfO_x，其自支撑形式（FS-STO，从外延衬底释放的独立单晶薄膜）已用于高性能二维晶体管；但STO带隙约3.3 eV，载流子注入势垒较低，泄漏风险高。双层介电结构可兼顾高介电响应与泄漏抑制，例如引入大带隙Al₂O_x提供泄漏势垒并由STO补偿低介电常数。然而，直接沉积的Al₂O₃/STO界面可形成导电通道，涉及二维电子气（2DEG，二维电子气）类行为、氧空位及其他缺陷机制；作为栅介质时，寄生导电和慢电荷态演化会破坏稳定静电操作并导致偏压历史依赖。关键问题是由介电-介电界面形成路径在多大程度上决定该不良响应，以及能否在保留Al₂O_x与STO互补介电性能的同时予以抑制。

研究人员通过直接比较ALD生长与机械组装的Al₂O_x/STO异质结构开展研究，使用区分界面与表面导电的专用电学测试结构及有限厚度FS-STO膜。结论是：直接ALD形成产生限制在STO侧有限近界面深度的导电区域，并出现明显偏压历史依赖电导；机械组装的Al₂O_x/FS-STO叠层强烈抑制该导电响应而保持双层氧化物预期介电行为，5 nm Al₂O_x/40 u.c. FS-STO集成单层MoS₂ FET（场效应晶体管）实现SS低至85 mV dec^?1、有效界面陷阱密度2.5×10¹²?4.8×10¹² cm^?2 eV^?1。该研究将界面形成路径确定为多层栅介质的重要设计参数，并证明机械组装是抑制寄生界面导电的可控策略；论文发表在《Electron》。意义在于为二维电子器件多层栅介质设计与集成提供依据。

关键技术方法：以单晶STO（5 mm×5 mm）为起始衬底，采用脉冲激光沉积（PLD）生长Sr₃Al₂O₆牺牲层和STO（001）外延膜，经聚合物支撑、去离子水溶解牺牲层、转移和溶剂去除获得40 u.c. FS-STO；采用ALD在300 °C以TMA/H₂O沉积Al₂O_x；通过机械转移将独立制备的FS-STO与Al₂O_x物理组装。用光刻、缓冲氢氟酸刻蚀和电子束蒸发Ti/Au制备界面/混合接触、栅极测试结构及MoS₂ FET；用XRD、AFM、椭偏、XPS表征，Keithley 4200-SCS测量I–V、C–V和转移/输出特性。样本来源为PLD外延STO/SAO/STO与CVD单层MoS₂，未涉及队列。

3 结果与讨论

（1）ALD-Al₂O_x/STO界面处的导电性。研究人员在体STO上制作对称界面接触与混合接触进行两端I–V测量：界面接触显示明显导电，混合接触电流被强烈抑制，且不同沟道长度改变I–V斜率；暗/白光下界面电流几乎不变并高于表面参考，表明主导导电路径位于直接形成的界面附近而非Al₂O_x膜或光诱导。将ALD-Al₂O_x沉积于FS-STO后同一几何下界面导电仍存在，表明不需要深体STO，导电区域限制在STO侧有限近界面区域。

（2）栅极调制输运与偏压历史依赖的界面电荷演化。采用类晶体管结构施加面外栅场并监测界面电导，闭环转移类特性显示滞回和协议依赖：从负或正栅压起始扫描时，相同栅压下的电导强烈依赖先前偏压历史，说明除静态载流子外存在缓慢演化界面电荷态。原文以现象学示意描述电荷重分布，并指出可能机制包括电荷俘获/去俘获、氧空位相关重分布和缺陷弛豫，可共存，但当前测量不旨在唯一区分；提高漏源电压（V_DS）会减弱正V_DS区协议差异，说明横向漏场也影响界面电荷分布。

（3）机械集成ALD-Al₂O_x/FS-STO的界面行为与介电性能。由独立制备层物理接触组装后，界面I–V未显示可比导电响应，说明转移组装界面大幅抑制直接生长所观察的导电。用串联电容模型选取5 nm Al₂O_x/40 u.c. FS-STO，计算有效介电常数位于20–30目标区；10 kHz C–V（Au/ALD-Al₂O_x/FS-STO/Ti/Au）测得约22.5，等效氧化层厚度（EOT，等效为SiO₂的厚度指标）约3.6 nm，与结论所述实验值一致；原文同时指出该一致性不排除局部界面态、微观间隙等非理想性，计算与实测差异可能来自超薄Al₂O_x介电常数降低、有效层厚不确定和界面贡献。高场漏电以10^?2 A cm^?2为判据，FS-STO侧注入可耐受至约2.5 MV cm^?1，Al₂O_x侧注入至约3.8 MV cm^?1，显示极性依赖和Al₂O_x泄漏阻挡作用。

（4）采用机械集成双层介电材料的单层MoS₂ FETs。将亚厘米级FS-STO转移至ALD-Al₂O_x覆盖的预图案栅电极，再转移CVD单层MoS₂制备FET阵列；代表性器件SS最低85 mV dec^?1，由SS提取的有效界面陷阱密度为2.5×10¹²?4.8×10¹² cm^?2 eV^?1，与单层介电器件相当，说明机械组装双层未引入明显额外陷阱惩罚；六个独立器件转移特性与栅漏电流表现一致，表明可重复。

讨论部分总结：偏压历史依赖电导可能源于多种微观过程共存，现有电学测量不能唯一指认常规2DEG或单一机制；机械组装可抑制电活性界面并保持双层介电响应，但该转移仍为研究级实现而非晶圆级制造路线，扩展到超缩放多通道需进一步解决大面积转移、对准精度、界面清洁度与均匀性、工艺通量及复杂器件几何兼容性；界面形成路径是一般设计考虑，不取决于具体可扩展集成技术。

结论翻译：本工作证明ALD-Al₂O_x/STO双层介电材料的电学行为受介电-介电界面形成路径强烈影响。ALD生长后在体STO和FS-STO结构中均观察到界面导电，表明主导导电区域限制在STO侧有限近界面深度，而非需要半无限体衬底。闭环电学特性进一步揭示历史依赖电荷重分布，表明除静态界面载流子贡献外还涉及缓慢演化的界面电荷态；可能微观贡献包括电荷俘获/去俘获、氧空位相关重分布或其他缺陷相关过程，并可能与2DEG类导电通道共存。相反，机械集成ALD-Al₂O_x/FS-STO叠层抑制该导电界面响应，同时保持双层氧化物叠层预期介电行为；实验测得有效介电常数约22.5，与组成介电层串联组合的总体响应一致，Al₂O_x层提供有效泄漏阻挡和高场耐受性改善。包含机械组装5 nm Al₂O_x/40 u.c. FS-STO叠层的单层MoS₂ FETs进一步展示有效静电栅调制，SS低至85 mV dec^?1，SS提取的有效界面陷阱密度与采用单层介电材料的代表性器件相当。更广泛地，这些结果确定介电-介电界面形成路径是多层栅介质的重要设计参数。机械组装在此作为抑制直接沉积所产生电活性界面并分离界面形成效应与组成介电材料本征性质的可控策略。该认识与二维电子器件中多层介电叠层的未来设计和集成相关，而不论最终采用何种具体可扩展工艺路线。