厚度和h-BN插层工程化的MoS2/CuInP2S6范德华铁电场效应晶体管：从低滞后逻辑到极性反转非易失性存储器

《Current Applied Physics》：Thickness and h-BN Interlayer-Engineered MoS 2/CuInP 2S 6 van der Waals Ferroelectric Field-Effect Transistors: From Low-Hysteresis Logic to Polarity-Reversed Nonvolatile Memory

　　

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  两种代表性的CuInP₂S₆厚度产生了不同的逻辑和存储机制。
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  h-BN插入层能够在抑制栅极泄漏的同时实现低迟滞运行。
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  不含h-BN的厚CuInP₂S₆表现出常规的逆时针铁电存储特性。
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  在厚CuInP₂S₆中，栅极侧的h-BN使迟滞极性从逆时针反转为顺时针。

引言

二维（2D）半导体组装成范德华（vdW）异质结构后，可提供原子级锐利且无悬挂键的界面，这在传统的氧化物基栅极堆叠中难以实现[1]。在这些材料中，MoS₂因其可观的带隙、合理的载流子迁移率以及纳米级厚度下优异的静电完整性，已成为代表性的沟道材料[2]。将vdW铁电体集成到MoS₂晶体管的栅极堆叠中尤其具有吸引力，因为由此产生的铁电场效应晶体管（FeFET）既能支持低功耗逻辑运算，又能实现非易失性存储功能。

硫代磷酸铜铟（CuInP₂S₆，CIPS）是此类应用中被研究最广泛的vdW铁电体之一[3]。CIPS表现出室温下的面外极化，这源于其层状晶体结构中的离子位移[4]，[5]，[6]。重要的是，其铁电响应受厚度、屏蔽环境和可迁移的Cu⁺离子强烈影响，使得极化行为对静电边界条件高度敏感[7]，[8]，[9]。

与这些特性一致，MoS₂/CIPS FeFET表现出多种运行行为。在极化驱动的MoS₂/CIPS FeFET中，已报道了具有逆时针（CCW）迟滞回线的常规非易失性存储行为[10]。相比之下，在负电容区运行的薄CIPS器件可以表现出具有可忽略迟滞的陡峭开关，并且插入h-BN介电层已被证明能进一步抑制残余迟滞[11]，[12]，[13]，[14]，[15]。这些研究，包括最近的全二维MoS₂/CIPS/h-BN负电容晶体管（其中调整h-BN厚度以消除铁电迟滞）[12]，确立了电容匹配和介电插入在薄CIPS/负电容机制中的作用，但没有解决厚CIPS存储机制中的极性反转问题。与此同时，在vdW铁电晶体管中也报道了顺时针（CW）迟滞[16]。由于迟滞极性反映了主导的沟道调制机制，它是潜在器件物理的重要指标。对于n型底栅器件，铁电极化开关通常产生逆时针回线，而电荷俘获和去俘获倾向于产生顺时针响应[10]，[17]，[18]。

尽管取得了这些进展，但铁电体厚度和介电中间层如何共同决定CIPS基FeFET的运行机制仍不清楚，特别是中间层能否在厚铁电体机制中反转迟滞极性。解决这个问题很重要，因为顺时针迟滞回线通常被认为是电荷俘获而非铁电开关的标志。

在本工作中，我们通过组合薄（约50 nm）和厚（约200 nm）CIPS以及有无约20 nm h-BN中间层，制造并比较了四种底栅MoS₂/CIPS FeFET结构。以往的研究分别处理了这些运行机制——MoS₂/CIPS FeFET中的逆时针存储[10]、使用薄CIPS和h-BN层的低迟滞负电容运行[11]，以及埋栅WSe₂/CIPS器件中的顺时针迟滞[16]——而本工作将CIPS厚度控制和栅极侧h-BN中间层工程结合在单一MoS₂/CIPS平台中，以实现逻辑型和存储型两种机制，并在厚CIPS机制中反转迟滞极性。我们强调，这些机制是在器件设计层面通过CIPS厚度和中间层的存在来选择的，而不是在单个器件内重新配置；据我们所知，结合CIPS厚度选择和栅极侧h-BN插入来访问这些不同运行机制并反转厚CIPS迟滞极性，尚未在单一MoS₂/CIPS材料平台中得到明确演示。薄CIPS器件无论是否插入h-BN都表现出低迟滞转移特性，而中间层将栅极泄漏抑制了约两个数量级。相反，不含h-BN的厚CIPS器件表现为具有稳定耐久性和保持特性的常规逆时针FeFET存储。值得注意的是，将相同的h-BN中间层插入厚CIPS堆叠中，将迟滞极性反转为顺时针，同时保留非易失性存储功能。我们将这种极性反转解释为与中间层限制的部分极化开关一致，这种开关是由h-BN/CIPS堆叠上的电容性电压分配引起的，可能有利于内部反平行极化构型，其束缚电荷屏蔽了沟道侧的栅极电场。最近在莫尔铁电FeFET中报道了一种相关机制，其中串联的h-BN介电层屏蔽了有效铁电偏压，仅允许部分极化开关并相应地反转迟滞方向[19]。我们的结果揭示了h-BN作用的厚度依赖性转变——从薄CIPS机制中的电容匹配介电体转变为厚CIPS机制中的极化分配器——并为在vdW FeFET中实现逻辑和存储功能提供了一种简单的设计框架。

章节片段

器件制造

将MoS₂、CIPS和h-BN薄片从块体晶体（HQ Graphene）上机械剥离到聚二甲基硅氧烷（PDMS）印章上，通过光学对比度估算薄片厚度，并用原子力显微镜（AFM）（NX系列，Park Systems；PPP-NCHR）确认。底栅电极（Cr/Au，5/20 nm）通过无掩模紫外（UV）光刻、热蒸发和剥离工艺预图案化在SiO₂/Si衬底上。异质结构通过基于PDMS的

材料质量和铁电畴验证

图1（a–c）显示了用于器件制造的剥离MoS₂、CIPS和h-BN薄片的拉曼光谱。MoS₂薄片在约383和408 cm^?1处分别表现出面内E¹_2g和面外A_1g模式（图1（a））。CIPS薄片显示出特征性的低频阴离子变形模式，约265 cm^?1处的δ(S–P–S)模式，约315 cm^?1处的阳离子相关模式，以及约375 cm^?1处的主导δ(P–P)模式，同时伴有更高频率处的ν(P–P)伸缩模式（图1（b）），与

结论

我们通过改变CIPS厚度并在铁电体和栅电极之间引入h-BN中间层，系统地研究了底栅MoS₂/CuInP₂S₆ vdW FeFET。薄CIPS（约50 nm）器件工作在低迟滞、面向逻辑的机制中，而h-BN中间层将栅极泄漏抑制了约两个数量级，且不影响低迟滞运行。相比之下，不含中间层的厚CIPS（约200 nm）器件作为常规

CRediT作者贡献声明

Sangyoon Lee：概念化、方法论、调查、形式分析、数据管理、可视化、写作——原稿。 Seotaek Lim：方法论、调查、形式分析、可视化、写作——原稿。 Yujin Jung：写作——审阅与编辑。 Jinju Han：写作——审阅与编辑。 Juwon Lee：概念化、资源、监督、项目管理、资金获取、写作——审阅与编辑。

利益冲突声明

作者声明，他们不存在已知的竞争经济利益或个人关系，这些关系可能会影响本论文报告的工作。

数据可用性

支持本研究结果的数据可向通讯作者合理索取。

利益冲突声明

? 作者声明，他们不存在已知的竞争经济利益或个人关系，这些关系可能会影响本论文报告的工作。

致谢

本工作得到了韩国国家研究基金会（NRF）资助，由韩国政府（MSIT）拨款（RS-2023-00221186、RS-2025-23323223和RS-2025-02315930）支持。

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