基于氧化铪锆忆阻器的超高效电压-电阻逻辑框架及其集成读出策略

《Small Methods》：Ultra-Efficient Memristive Voltage-Resistance Logic Framework With Integrated Readout Strategy Based on Hafnium Zirconium Oxide

　　

逻辑运算与数据存储的集成被视为实现边缘计算的一项有前景的策略，而边缘计算是实时、数据密集型科学与工业应用的关键需求。然而，实现边缘计算能力需要卓越的时空效率，且许多先前提出的逻辑方案仍面临重大限制。在此，研究人员提出一种忆阻式电压-电阻（V–R）逻辑策略，该策略可在不增加额外面积或延迟代价的情况下推断输出电阻状态。该方法依赖于将放电行为的集成读出整合到两端电容型忆阻器的编程过程中。该策略在具有多重电阻态的HfO2基铁电隧道结（FTJ）器件中实现，使半加器能够仅使用单个器件在单步内完成计算，而1位全加器仅需三个FTJ器件、三步即可实现——在执行标准基准测试任务时达到了前所未有的时空成本。这项工作通过最大化忆阻器存内逻辑可实现的时空效率，为边缘计算提供了一条实现路径。

论文解读：基于HfO?基FTJ忆阻器的集成读出V–R逻辑框架

一、研究背景与意义

现代科学与工业应用以大规模数据的快速、重复流动为特征。传统冯·诺依曼架构中，频繁的数据搬运所造成的效率瓶颈——即"存储墙"问题——已成为数据密集型工作负载的主要制约因素。为解决这一问题，存内逻辑计算范式应运而生，其核心思想是在存储单元内部同时完成数据存储与简单运算，从而大幅减少数据移动。边缘计算作为这一理念的典型应用场景，要求将计算资源靠近数据源，实现实时处理，这对计算方案的时空效率提出了极高要求。

在众多忆阻器件中，基于HfO₂的铁电隧道结（FTJ）器件因其与CMOS后道工艺的兼容性、数纳米级的超薄薄膜、极短的偶极子局域化长度、极快的写入速度（数百皮秒至数百纳秒）以及通过有序电阻调制机制实现精确稳定的多电阻态能力而备受关注。与依赖离子随机开关的阻变存储器（RRAM）不同，HfO₂基萤石结构铁电FTJ忆阻器由多个具有不同矫顽场的畴组成，缺乏固有熵源，因此非常适合确定性运算如算术和布尔逻辑，并具有超越二值态的多位实现优势。

然而，现有忆阻式V–R逻辑仍面临重大挑战：其需要独立的读出阶段，这会引入延迟并延长总操作时间。对于要求高时空效率的边缘计算应用而言，建立更高效的逻辑框架至关重要。

二、研究内容与主要结论

研究人员提出了一种基于多位HZO FTJ忆阻器的集成读出策略，用于实现高效的V–R逻辑。核心创新在于利用HZO忆阻器放电过程中自然产生的电流作为输出电阻状态的直接代理信号，从而消除独立读出操作的需求。该策略使两个布尔逻辑运算能够在单个器件、单步内完成，并将全加器执行的时空成本（STC_FA）降至9，显著优于现有忆阻逻辑方案。

三、关键技术方法

本研究采用等离子体增强原子层沉积（PEALD）技术在TiN/SiO₂/Si衬底上于180°C生长4.5 nm厚的Hf_0.5Zr_0.5O₂（HZO）铁电薄膜，采用远程等离子体模式以增强可靠性。顶电极TiN通过射频磁控溅射沉积，随后在600°C、N₂气氛下快速热退火70秒使薄膜晶化为铁电相。器件经10⁶次±2.5 V、5 μs脉冲循环达到唤醒态后进行测量。电学测量采用Keithley 4200A-SCS参数分析仪配合4225-PMU模块，通过开关矩阵实现对1×3 FTJ忆阻器阵列的独立访问。

四、研究结果

4.1 器件铁电性与多位FTJ忆阻特性

通过截面扫描透射电子显微镜（STEM）及快速傅里叶变换（FFT）确认了4.5 nm HZO层的沉积，并识别出对应铁电o相(002)_o的2.56 ?晶格间距。掠入射X射线衍射（GI-XRD）分析验证了退火后铁电o相的形成。正-上-负-下（PUND）方法测得的极化-电压（P–V）滞回曲线证实了器件的铁电行为。器件表现出优异的保持特性（10⁵秒内保持约96.7%极化，10年外推保持率约91.7%）和耐久性（10⁹次循环后保持约83.4%极化）。R–V特性测量确认了器件的多电平电阻能力，极化开关诱导的瞬态电流与洛伦兹函数拟合高度吻合（R² > 0.98），表明电阻变化与极化开关量相关且符合成核-限制-开关（NLS）模型。

4.2 多位V–R逻辑实现

通过引入两个中间电阻态，器件被分配为四个逻辑状态（11、10、01、00），实现多位忆阻器操作。四种状态被赋予归一化R值1.00、0.67、0.33和0.00以最大化裕度。设计了输入脉冲序列AB和CD分别对应顶电极和底电极，通过电压多路复用器选择。对全部64种逻辑操作进行了验证，输出电阻状态清晰分离为四个区域，确认了逻辑功能的准确性。卡诺图分析推导出简化逻辑表达式，结果表明FTJ忆阻器V–R逻辑固有地支持多种功能，无需任何重构。半加器所需的AND和XOR函数可在单个器件、单步内执行，全加器所需的OR函数在相同初始状态State 10下实现，允许标准基准测试任务中的忆阻器以相同方式初始化。

4.3 集成读出策略

研究人员利用器件固有的电容-电阻放电特性，在脉冲下降沿期间监测底电极获得放电电流。通过将正脉冲后的正放电电流映射为逻辑1、负脉冲后的负放电电流映射为逻辑0，无需分配独立读出阶段即可实现逻辑运算。放电电流在210 ns提取时与施加脉冲幅度呈线性相关（R2 > 0.99），且在1 μs内保持清晰可区分。对全加器所需的八种脉冲序列进行验证，在3.0 μs处提取的放电电流值根据FTJ忆阻器电阻态清晰可区分，证明电阻状态可直接从放电电流推断，无需额外读出阶段。

4.4 1位全加器实现与效率评估

采用1×3 FTJ忆阻器阵列实现1位全加器：Device-1和Device-2并行执行AND和XOR运算生成SUM输出，Device-3执行OR运算生成CARRY输出。写入脉冲宽度从5.1 μs缩减至200 ns以实现高速操作。30次重复全加器操作中，放电电流平均裕度分别为27.6%和28.9%（理想值为33.3%），最大标准差分别为0.60%（电流）和1.10%（电阻态），表现出优异的重复性和稳定性。传统方法中半加器执行时空成本（STC_HA）为2，集成读出策略将其降至1；1位全加器从六步减至三步，STC_FA从18降至9，在单位数范围内实现了前所未有的时空效率。

五、讨论与结论

集成读出策略的优势在考虑各阶段时间尺度时更为显著。编程脉冲施加后器件响应可能因瞬态效应偏离理想值，需要数微秒至数百微秒的稳定时间；而HfO₂基FTJ忆阻器的读出时间通常超过10 μs。因此，该策略在具有高写入速度的FTJ忆阻器上应用时优势更加明显。

研究结论：研究人员通过利用HfO₂基FTJ固有的开关和放电动力学，展示了一种变革性的忆阻逻辑框架。集成读出策略——利用HZO的瞬态放电电流作为输出电阻状态的可靠代理——代表了忆阻逻辑的重大进步。该策略消除了专用读出步骤的需求，使复杂布尔运算能够在单步、单器件架构中执行。以前所未有的STC_FA为9的基准结果，凸显了通过铁电材料与逻辑框架协同设计所能实现的巨大效率提升，为超越现有计算范式的高效存内计算奠定了基础。