具有双阶梯掺杂漂移区与BOX下方P型埋层的高性能SOI LDMOS器件：动态击穿电压与比导通电阻的协同优化

《Micromachines》：Improved Tradeoff Between Dynamic Breakdown Voltage and Specific On-Resistance in a SOI LDMOS with a Double-Step-Doped Drift Region and a P-Type Buried Layer Beneath the BOX

　　

为改善SOI LDMOS器件中动态击穿电压（BVdyn）与比导通电阻（Ron,sp）之间的权衡关系，研究人员提出了一种具有双阶梯掺杂漂移区和P型埋层（DSD-PBL SOI LDMOS）的器件。该器件包含一个双阶梯掺杂（DSD）漂移区以及位于埋氧层（BOX）下方均匀掺杂的P型埋层（PBL）。DSD漂移区与PBL协同调制电场分布，使得在保持击穿能力的同时可实现较高的漂移区掺杂浓度。仿真结果表明，所提出的器件实现了678 V的BVdyn，与采用相同DSD漂移区的阶梯掺杂SOI LDMOS（SD-SOI LDMOS）所获得的680 V相当，且高于传统SOI LDMOS（C-SOI LDMOS）所获得的605 V。与此同时，所提出器件的Ron,sp为7.84 Ω·mm2，与SD-SOI LDMOS和C-SOI LDMOS相比分别降低了39.0%和45.6%。在相同的开关和热管理条件下，降低的Ron,sp可带来更低的导通损耗和更优的热性能。

论文解读文章

一、研究背景与问题

绝缘体上硅横向双扩散金属氧化物半导体场效应晶体管（SOI LDMOS）因其埋氧层（BOX）隔离所带来的低寄生电容、低漏电流、强闩锁免疫能力以及与单片集成的兼容性，在高压功率集成电路中具有重要应用价值。传统击穿电压（BV）增强技术，包括降低表面电场（RESURF）、场板、梯度漂移区、超结以及介质层辅助场工程等，已被广泛用于调控电场分布并改善BV。然而，这些技术均是在静态关断条件下设计和评估的，以静态击穿电压（BV_stat）作为主要性能指标。在实际开关条件下，有限的载流子产生与输运过程使得衬底电荷分布无法立即达到平衡，从而在BOX下方形成非平衡深耗尽状态而非静态条件下的反型状态。重复开关过程中的热量积累进一步增强了载流子产生并加速衬底耗尽。因此，动态击穿电压（BV_dyn）与BV_stat可能存在显著差异，成为衡量SOI LDMOS开关可靠性的更相关指标。

衬底深耗尽效应是决定SOI功率器件BV_dyn的关键机制。当漂移区完全耗尽时，降低衬底掺杂浓度可使耗尽区更深入衬底，从而改善动态垂直击穿电压（BV_ver,dyn）。然而，对于传统SOI LDMOS（C-SOI LDMOS），改善BV_ver,dyn通常需要同时降低漂移区和衬底的掺杂浓度，但这会显著增加比导通电阻（R_on,sp），限制了击穿性能改善的实际收益。已有研究提出了在BOX下方设置横向分区衬底掺杂的SOI LDMOS，以及采用阶梯式P型埋层（SPBL）的结构，但这些方案存在BOX削弱衬底与顶部硅漂移区静电耦合、制造工艺复杂等问题。为此，研究人员提出了一种结合双阶梯掺杂（DSD）漂移区与均匀掺杂P型埋层（PBL）的新型SOI LDMOS结构（DSD-PBL SOI LDMOS），旨在实现BV_dyn与R_on,sp之间的更优权衡。

二、研究内容与主要结论

研究人员提出了一种具有DSD漂移区和BOX下方PBL的SOI LDMOS器件。DSD漂移区与PBL协同作用，抑制源端附近电场，使漂移区在保持击穿能力的同时维持较高掺杂浓度，从而降低R_on,sp。同时，DSD漂移区通过适当设计的掺杂梯度直接调制横向电场，实现更均匀的电场分布。与C-SOI LDMOS制造工艺相比，该结构仅需增加两次离子注入步骤，且比SPBL SOI LDMOS少三次离子注入步骤，具有良好的工艺兼容性和较低的制造成本。

仿真结果表明，DSD-PBL SOI LDMOS在非钳位感性开关（UIS）雪崩事件中实现了678 V的BV_dyn，与SD-SOI LDMOS的680 V相当，高于C-SOI LDMOS的605 V。同时，其R_on,sp仅为7.84 Ω·mm²，比SD-SOI LDMOS和C-SOI LDMOS分别降低约39.0%和45.6%。相应的Baliga优值（BFOM）为5.86 MW/cm²，比SD-SOI LDMOS和C-SOI LDMOS分别高约62.8%和130.5%。该研究的重要意义在于：通过PBL与DSD漂移区的协同设计，实现了在不牺牲动态击穿能力的前提下显著降低导通电阻，为高压SOI功率器件的设计提供了新的优化思路。

三、关键技术方法

研究人员主要采用了以下关键技术方法：基于Sentaurus TCAD的二维器件仿真；非钳位感性开关（UIS）仿真电路用于提取BV_dyn；热力学输运模型实现电热耦合仿真，同时求解电场、载流子输运和晶格温度；分段掺杂优化方法用于漂移区掺杂浓度的协同优化；固定电荷密度（Q_F）敏感性分析用于评估Si/SiO₂界面电荷对器件性能的影响。仿真中采用的物理模型包括掺杂依赖迁移率、高场饱和迁移率、法向场迁移率退化、Shockley–Read–Hall复合、Auger复合以及基于Van Overstraeten–de Man模型的碰撞电离，并采用Fermi–Dirac统计和Slotboom有效本征载流子浓度模型。

四、研究结果

4.1 动态电压阻断能力分析

在UIS测试中，DSD-PBL SOI LDMOS实现了678 V的BV_dyn，而移除PBL后形成的SD-SOI LDMOS在相同参数下BV_dyn仅为155 V。在155 V漏极电压下，DSD-PBL SOI LDMOS的PBL完全耗尽，在BOX底部界面形成峰值浓度为5×10¹⁶ cm^?3的负空间电荷层，通过BOX电容耦合诱导漂移区产生额外的垂直耗尽，与反向漏极偏压引起的横向耗尽协同作用，实现漂移区更充分的耗尽。相比之下，SD-SOI LDMOS和C-SOI LDMOS在155 V时已发生雪崩击穿。表面电场分析表明，DSD-PBL SOI LDMOS的源端峰值电场约为3.14×10⁵ V/cm，显著低于另外两种器件的约5.20×10⁵ V/cm，且电场分布更均匀、延伸更深入漂移区。

在优化后的对比中，SD-SOI LDMOS通过降低漂移区掺杂浓度实现了680 V的BV_dyn，但R_on,sp高达12.85 Ω·mm²；C-SOI LDMOS的BV_dyn仅为605 V，R_on,sp为14.4 Ω·mm²。DSD-PBL SOI LDMOS在保持可比BV_dyn的同时，R_on,sp显著降低。二维电势分布显示，DSD-PBL SOI LDMOS与SD-SOI LDMOS的衬底耗尽深度分别约为56.15 μm和58.04 μm，表明PBL对垂直耗尽扩展的抑制作用较弱，器件保留了与SD-SOI LDMOS相当的BV_ver,dyn能力。

参数优化分析表明，PBL掺杂浓度（P_PBL）和结深（t_P）的增加会增强PBL中负空间电荷的强度，更强烈地抑制衬底耗尽区向体内的扩展，从而降低衬底耗尽深度和BV_ver,dyn。在t_P = 0.5 μm、P_PBL = 5×10¹⁶ cm^?3时，器件实现了最优的BV_dyn与R_on,sp权衡。通过P_PBL、N₁和N₂的协同增加，可在保持高BV_dyn的同时降低R_on,sp。与仅含PBL的结构（PBL-SOI LDMOS）相比，DSD漂移区的引入显著增强了漂移区中部的电场，使电场分布更均匀，弥补了PBL对表面电场的负面调制。

对BOX下表面固定电荷密度（Q_F）的敏感性分析表明，Q_F从0增加到2×10¹¹ cm^?2时，BV_dyn从678 V逐渐降至434 V，原因是正固定电荷削弱了PBL对源端电场的RESURF效应。通过适当增加P_PBL可补偿这一削弱效应，使BV_dyn恢复至约678 V。

与已有结构的对比显示，DSD-PBL SOI LDMOS的BV_dyn比衬底工程SOI LDMOS（SE-SOI LDMOS）提高24.9%，R_on,sp降低42.6%；其BFOM比SPBL SOI LDMOS高约23.1%，是SE-SOI LDMOS的2.7倍。与文献中实验器件的对比验证也表明，DSD-PBL SOI LDMOS在多种结构参数组合下均展现出更优的BV_dyn-R_on,sp权衡。

4.2 关态耐压时间特性

关态非击穿时间（t_NB）表征器件在高电压应力下维持稳定运行的能力。仿真结果表明，在相同温度和漏极电压下，t_NB随V_d升高而缩短，随温度升高而显著缩短。SD-SOI LDMOS的t_NB最长，DSD-PBL SOI LDMOS次之，C-SOI LDMOS最短。机理分析表明，SD-SOI LDMOS在关断完成后具有最深的衬底耗尽区和最大的衬底支撑电压，从关断完成到动态击穿发生需要最大的垂直电压转移和衬底耗尽区收缩量，因此t_NB最长。DSD-PBL SOI LDMOS中耗尽PBL的负空间电荷部分抑制了衬底耗尽区的扩展，所需电压转移较小，t_NB短于SD-SOI LDMOS；但其较高的漂移区掺杂浓度与PBL负空间电荷增强了BOX内电场，使SOI层和BOX能支撑更大比例的垂直电压，从而延迟动态击穿，t_NB仍长于C-SOI LDMOS。

4.3 开关过程中的自热诱导击穿特性

在周期性开关电热耦合仿真中，DSD-PBL SOI LDMOS因最低的R_on,sp而具有最高的电流驱动能力和最低的平均导通损耗。在75%占空比下，DSD-PBL、SD-SOI和C-SOI LDMOS的平均导通损耗分别约为1.32、3.36和3.70 mW/μm。DSD-PBL SOI LDMOS的温升显著低于另外两种器件，并在经历初始加热阶段后达到动态热平衡；而SD-SOI LDMOS和C-SOI LDMOS因较高的导通损耗导致热量持续积累，分别在约1489.5 μs和782.85 μs发生关态击穿。在75%占空比下关断结束时，DSD-PBL、SD-SOI和C-SOI LDMOS的SOI层最高温度分别为320.02 K、356.51 K和361.23 K。随着占空比从75%降至50%和25%，热积累减少，器件温度降低，关态击穿被显著延迟。SD-SOI LDMOS在50%占空比下击穿时间延长至5182.29 μs，在25%占空比下不发生击穿；C-SOI LDMOS在50%和25%占空比下的击穿时间分别延长至2493.17 μs和8485.93 μs。DSD-PBL SOI LDMOS在三种占空比下均未发生击穿，展现出优越的电热稳定性和关态击穿可靠性。

五、讨论与结论总结

讨论部分指出，仅使用DSD漂移区会导致过高的R_on,sp，而仅使用PBL虽可降低R_on,sp，但会抑制衬底耗尽区向下扩展并无法改善横向BV_dyn，其最大BV_dyn不能超过C-SOI LDMOS。DSD-PBL SOI LDMOS通过优化PBL结构减小其对垂直BV_dyn的抑制，同时利用DSD漂移区调制横向电场、改善横向BV_dyn，最终在降低R_on,sp的同时提高BV_dyn。PBL与DSD漂移区的协同优化是实现这一目标的关键。

研究结论表明，DSD-PBL SOI LDMOS通过PBL与DSD漂移区的协同作用，实现了678 V的BV_dyn和7.84 Ω·mm²的R_on,sp，BFOM达5.86 MW/cm²，显著优于SD-SOI LDMOS和C-SOI LDMOS。在周期性开关条件下，其较低的导通损耗有效抑制了自热效应，展现出优越的电热稳定性和关态击穿可靠性。该器件仅需在C-SOI LDMOS工艺基础上增加两次离子注入步骤，具有良好的工艺可行性，为高压SOI功率器件在动态开关应用中的性能优化提供了有效的设计途径。